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Xilinx FPGA高速串行傳輸技術與應用 ( 簡體 字) |
| 作者：黃萬偉,董永吉,陳博等 | 類別：1. -> 電子工程 -> FPGA |
| 譯者： |
| 出版社：電子工業出版社 |  3dWoo書號： 42095
詢問書籍請說出此書號！【缺書】
【不接受訂購】 |
| 出版日：6/1/2015 |
| 頁數：296 |
| 光碟數：0 |
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站長推薦：   |
| 印刷：黑白印刷 | 語系： ( 簡體 版 ) |
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【不接受訂購】 | | ISBN：9787121264276 |
| 作者序 | 譯者序 | 前言 | 內容簡介 | 目錄 | 序 |
| (簡體書上所述之下載連結耗時費功, 恕不適用在台灣, 若讀者需要請自行嘗試, 恕不保證) |
| 作者序： |
| 譯者序： |
前言：近幾年來，隨著電子信息技術的飛速發展，物聯網、云計算和大數據等新型應用涌現，規模龐大的數據集呈爆炸式增長，巨大的數據流使得現代通信系統的數據處理能力和數據通信帶寬面臨著更大的挑戰。芯片級、板卡級和平臺級的數據傳輸速度日益成為限制通信系統性能的關鍵因素，傳統并行傳輸技術已成為進一步提高數據傳輸速率的瓶頸，追求更快速率，更高帶寬的傳輸成為業界不容忽視的課題。
串行傳輸技術克服了高速傳輸并行信號存在的偏移問題，具有傳輸速率快、信號線間串擾小、電磁干擾低和PCB設計簡單等優勢，具有很好的抗噪能力，可以顯著提高通信系統間的數據傳輸效果。當前，串行傳輸技術已經逐漸被廣泛應用在業界的各個方面，為了適應不同的設備及環境，業界已經發展出了許多成熟的串行傳輸協議，如RapidIO、PCI-Express、XAUI、SerialATA及Interlaken等協議，高速串行傳輸技術在通信網絡、數據存儲、個人計算機、服務器和嵌入式控制等領域得到廣泛應用。
以Xilinx FPGA為代表的可編程器件，兼有可編程性和高速I/O的技術優勢，既能滿足不斷變換演進的串行傳輸協議的發展需求，同時支持芯片間、板卡和背板之間的高速數據互連，是實現高速串行接口應用的理想連接器件。Xilinx公司的FPGA器件提供串行傳輸解決方案和IP核，可以幫助用戶極大地縮短開發時間和成本，已成為行業內高速串行傳輸設計的首選方式之一。
書中內容圍繞Xilinx FPGA支持的串行傳輸解決方案和應用實現，具有以下特色：（1）系統性。本書系統地講解了高速串行技術的發展歷程，首先介紹高速收發器的基本結構和應用方法，以XAUI協議和PCI-E協議為例給出詳細的實驗步驟，最后系統地總結了高速收發器的調試方法和時鐘電源電路的設計方法。（2）專業性。重點關注高速收發器的基礎知識和應用技能，內容涉及高速收發器的內部結構、典型應用案例、調試工具和輔助電路設計等知識，幫助讀者深入理解串行技術發展的前因后果，相較于現有高速串行傳輸技術的書籍突顯其專業性。（3）實用性。本書重在拓展讀者的高速設計開發能力，采用基礎知識詳解和典型實驗案例，幫助讀者快速掌握串行傳輸協議的實現方法，并可舉一反三地從事其他高速串行協議開發。
本書凝結了作者多年的工程經驗，希望這本書可以使讀者系統掌握高速串行傳輸技術的基礎知識和實踐技能，幫助讀者在應用過程中少走彎路，提升高速串行技術相關領域的應用開發能力。
信息工程大學 汪斌強教授
2015年3月
前 言
隨著對電子系統吞吐量要求的日益提高，并行數據傳輸模式已不能滿足高帶寬應用的傳輸需求。高速串行數據傳輸技術具有高帶寬、低時延、信號完整性好和擴展性強等優點，已逐步取代傳統的并行總線技術。串行傳輸已成為數據傳輸的主流技術，廣泛應用于通信網絡、數據存儲、個人計算機、服務器和嵌入式控制等諸多領域。一方面是與日俱增的帶寬要求，另一方面是不斷變化的新興高速串行傳輸標準，二者都對設計人員提出了嚴峻挑戰。由于FPGA器件兼有可編程性和高速I/O的技術優勢，可以滿足串行傳輸協議及演進變化的需求，因而FPGA器件已成為實現串行接口應用的理想連接平臺。
隨著信息技術的快速發展及大數據的興起，需要處理的數據量越來越大，數據傳輸對總線帶寬的需求也越來越高，市場上對串行技術的需求急劇增加。Xilinx公司以及其他芯片廠家都提供串行傳輸解決方案，支持芯片間、板卡和背板之間的數據互連。Xilinx FPGA器件內部集成了專用的高速收發器IP硬核，具有串并轉換、時鐘數據恢復、線路編碼、時鐘糾正和線路綁定等功能，在此基礎上可以靈活開發多種串行傳輸協議，使得Xilinx FPGA在串行接口應用中愈加廣泛。Xilinx公司還提供了XAUI、SATA、PCI-E、Interlaken、RapidIO和Aurora等協議的解決方案，有助于開發人員縮短串行傳輸技術的開發周期。
串行傳輸技術的應用開發需要系統性的背景知識和技術基礎，開發人員在初次涉及Xilinx FPGA相關的串行傳輸技術時，若缺乏適當的背景知識和應用指導，在應用高速傳輸接口時將遇到諸多難點。由于串行傳輸技術應用存在的巨大市場需求，目前已有一些科研院所和培訓機構開設了串行技術實現的相關培訓，目前還未見系統性介紹Xilinx FPGA的串行技術方案，包括高速收發器介紹及相關串行傳輸協議IP核方面的書籍。筆者長期從事Xilinx FPGA高速傳輸技術開發，期間遇到了很多技術難點并逐一解決，積累了豐富的高速串行傳輸設計經驗。筆者將高速串行實現技術的相關基礎知識、開發實踐和經驗積累整理成冊，希望該書對讀者有所裨益，可以成為實踐和應用Xilinx FPGA高速串行傳輸技術的首選指導用書；同時希望該書可以成為開發人員參與技術培訓前的必備用書，幫助開發人員預先掌握一些基本知識和技能，在較短的培訓時間里更加專注于應用實踐，學習效果可以事半功倍。
本書內容經過精心設計：首先，介紹數據傳輸技術的發展簡史，分析了串行技術取代并行技術的技術優勢，重點闡述了幾種推動串行技術發展的關鍵技術，并對現有的常用高速串行傳輸協議做了詳細說明。其次，以Virtex-6系列FPGA的GTX收發器為例，對高速收發器的內部結構和接口信號做了詳細介紹，使開發人員深入理解收發器的內部結構，夯實串行傳輸技術實現基礎，便于開發人員舉一反三從事相關高速串行傳輸協議開發，然后選擇了目前市場上最具代表性和推廣意義的XAUI和PCI-E接口協議，給出了詳細的實驗步驟和解釋說明，使讀者熟練掌握XAUI和PCI-E協議的應用技能，在此基礎上可以起到觸類旁通的效果，可以幫助開發者快速從事其他串行協議的應用開發。最后，介紹了Xilinx IBERT測試工具的應用經驗，并對高速收發器的外部時鐘和電源設計經驗作了總結，對于開發人員正確設計和調試高速接口電路很有裨益。
本書按內容劃分為四部分：第1章和第2章組成第一部分，第1章主要介紹傳輸技術的背景知識和高速串行傳輸解決方案；第2章重點對XAUI、Interlaken、SATA、PCI Express、RapidIO、Aurora和PICMG 3.0等串行接口協議做了簡要說明。第二部分由第3章和第4章構成，主要說明Virtex-6 FPGA的GTX收發器的基本結構、功能，以及在XAUI核中的應用。第3章介紹了Virtex-6 FPGA GTX收發器中的高速串-并轉換、時鐘數據恢復、線路編/解碼、時鐘糾正和通道綁定等功能電路；第4章闡述了Xilinx XAUI核的數據、管理和配置接口功能和應用優勢，并給出了詳細的XAUI核生成和測試實例。第三部分由第5、6、7和8章構成，主要介紹了Virtex-6 FPGA的PCI-Express 核的基本結構、生成方法、接口功能和應用設計。第5章針對Xilinx PCI-Express核的協議層次、配置空間、各種接口信號，以及事務層的TLP包格式進行了詳細說明；第6章介紹了Xilinx PCI-Express 核的定制與生成方法，并對核生成的程控輸入/輸出范例進行了講解；第7章針對PCI Express 用戶AXI4接口的設計進行詳細說明；第8章介紹基于Xilinx PCIe核協議電源管理、鏈路訓練等相關的應用設計方法。最后一部分包括第9章和第10章，主要介紹GTX收發器的輔助調試工具和外部電路的設計方法。第9章主要介紹IBERT調試工具的基本功能和調試過程；第10章主要給出RocketIO GTX核的外部時鐘和電源設計經驗總結，對于正確設計高速接口電路大有裨益。
本書由黃萬偉、董永吉、陳博、張建輝、馬海龍、張建偉 編著。第1章由陳博和馬海龍完成；第2章由張建輝、陳博和張建偉完成；第3章和第4章由黃萬偉和袁征完成；第5章由董永吉和陳博完成；第6章由董永吉完成；第7章由董永吉和馬海龍完成；第8章由董永吉、張建偉和李康士完成；第9、10章由黃萬偉和張霞負責完成。袁征完成了本書的實驗部分，韓偉濤繪制了書中的大量插圖。在本書編寫過程中，譚立波、曹建業和賀煒給予了大力支持，并提出寶貴意見。特別感謝科通數字技術公司曾江衛、楊智勇工程師和上海皮賽電子有限公司朱哲勇先生，在本書編寫過程，他們給予了大力的技術支持。感謝國家“973”項目“可重構信息通信基礎網絡的理論和體系結構”課題NETFPGA實驗仿真小組蘭巨龍教授和胡宇翔博士提供的技術支持。
本書既適合從事Xilinx FPGA串行傳輸技術開發的硬件設計工程師、電子設計愛好者和學生，尤其是書中涉及的串行傳輸技術已觸及諸多領域，也適合通信網路、數據存儲、圖像處理、高性能計算等領域進行高吞吐量數據傳輸和處理工作的高校研究生和高年級本科生、教師、工程師等技術人員。
由于Xilinx FPGA高速串行解決方案內容廣泛，本書所涉內容可能存在遺漏，加之編寫時間有限，書中難免存在不妥之處，敬請廣大讀者指正。
作者
2015年3月 |
內容簡介：本書圍繞高速串行傳輸技術，重點關注Xilinx FPGA支持的串行傳輸解決方案，并以XAUI和PCI-E協議為例講述各功能模塊的設計方法。前3章講解數據基本傳輸技術，對串行傳輸方案作了說明,介紹Xilinx Virtex-6系列 FPGA GTX核的內部結構功能模塊，給出XAUI核的生成和應用實例；第4章為PCII-E核的內部結構、生成方法、參數配置及接口時序等；第5章介紹如何調試GTX核IBERT工具；最后給出RocketIO MGT核的外部時鐘和電源設計經驗總結。 |
目錄：第1章 數據傳輸技術綜述與發展趨勢 1
1.1 數據傳輸技術簡介 1
1.1.1 并行傳輸技術簡介 1
1.1.2 串行傳輸技術簡介 6
1.2 高速串行傳輸技術的應用需求 10
1.2.1 高速并行傳輸的技術瓶頸 10
1.2.2 高速串行傳輸的技術優勢 12
1.3 高速串行傳輸技術的推動力 13
1.3.1 I/O技術的不斷改進 13
1.3.2 多重相位技術 15
1.3.3 線路編碼技術 16
1.3.4 擾碼傳輸技術 18
1.3.5 發送預加重技術 19
1.3.6 接收均衡技術 22
1.4 高速數據串行傳輸的解決方案 24
1.5 本章小結 24
第2章 常用高速串行傳輸接口協議簡介 26
2.1 XAUI協議簡介和應用 26
2.1.1 以太網技術的發展歷程 26
2.1.2 XGMII接口簡介與分析 27
2.1.3 XAUI協議的技術優勢 28
2.1.4 XAUI協議詳解 29
2.2 Interlaken協議應用簡介 31
2.2.1 Interlaken協議簡介 31
2.2.2 Interlaken協議數據格式 33
2.2.3 Interlaken接口信號簡介 36
2.3 SATA協議簡介和應用 36
2.3.1 SATA協議簡介 36
2.3.2 SATA協議分層模型 38
2.3.3 SATA接口信號說明 40
2.4 PCI-Express協議簡介和應用 41
2.4.1 PCI-Express協議簡介 41
2.4.2 PCI-Express協議分層模型 42
2.4.3 PCI-Express Slot物理接口簡介 44
2.5 RapidIO協議簡介和應用 45
2.5.1 RapidIO協議簡介 45
2.5.2 RapidIO分層模式說明 47
2.5.3 RapidIO接口信號描述 51
2.6 Aurora協議簡介和應用 52
2.7 ATCA機箱的背板串行技術 53
2.7.1 PICMG3.0規范簡介 53
2.7.2 ATCA機箱的背板接口標準 54
2.8 本章小結 55
第3章 Virtex-6 GTX收發器的功能結構和應用概述 56
3.1 Virtex-6 GTX收發器的功能和結構 56
3.1.1 Virtex-6 GTX收發器的功能簡介 56
3.1.2 Virtex-6 FPGA中的GTX架構 57
3.1.3 Virtex-6 GTX收發器的內部電路結構 57
3.2 TX發送端的功能和結構說明 59
3.2.1 TX Interface接口說明 60
3.2.2 TX發送端的時鐘結構 62
3.2.3 TXOUTCLK時鐘應用說明 64
3.2.4 TX發送端的復位過程描述 66
3.2.5 TX發送端的8b/10b編碼器 68
3.2.6 TX發送端的緩沖區介紹 70
3.2.7 TX發送端的PRBS模式產生器 71
3.2.8 TX發送端的極性控制功能 73
3.3 RX接收端的功能和結構簡介 73
3.3.1 RX接收端的功能說明 73
3.3.2 RX接收端的時鐘電路結構 74
3.3.3 RX極性控制 76
3.3.4 RX接收端的PRBS模式檢測器 76
3.3.5 RX接收端的字節和字對齊功能 77
3.3.6 RX接收端的LOS狀態機 80
3.3.7 RX接收端的8b/10b解碼器 81
3.3.8 RX接收端的彈性緩沖區 82
3.3.9 RX接收端的時鐘糾正功能 86
3.3.10 RX接收端的通道綁定功能介紹 88
3.3.11 RX接收端的復位初始化 93
3.3.12 RX Interface接口說明 94
3.4 本章小結 96
第4章 XAUI核的功能簡介和應用說明 98
4.1 XAUI協議應用簡介 98
4.2 Xilinx XAUI核功能簡介 99
4.2.1 Xilinx XAUI核應用概述 99
4.2.2 Xilinx XAUI核功能描述 100
4.3 XAUI核的接口信號描述 101
4.3.1 XAUI接口信號概述 101
4.3.2 用戶端接口簡介 102
4.3.3 GTX收發器接口簡介 105
4.3.4 MDIO管理接口簡介 105
4.3.5 配置和狀態接口信號 106
4.3.6 時鐘和復位接口簡介 108
4.4 XAUI核內部時鐘結構 108
4.5 XAUI核的定制和創建 109
4.5.1 XAUI核的生成 109
4.5.2 建立XAUI核仿真工程 112
4.5.3 自生成數據的XAUI核仿真說明 113
4.6 本章小結 117
第5章 Xilinx PCI-Express核簡介 118
5.1 Xilinx PCI-Express核學習導讀 118
5.2 Xilinx PCI-Express核概述 119
5.2.1 Xilinx PCI-Express核的技術優勢 119
5.2.2 Xilinx PCI-Express核總覽 120
5.3 Xilinx PCI-Express核的協議層次簡介 121
5.3.1 Xilinx PCI-Express核的協議層次 121
5.3.2 Xilinx PCI-Express核的配置空間簡介 122
5.4 Xilinx PCI-Express 核的頂層接口信號 125
5.4.1 Xilinx PCI-Express核的系統接口信號 125
5.4.2 Xilinx PCI-Express接口信號 125
5.5 Xilinx PCI-Express核的AXI4接口信號 129
5.5.1 Xilinx PCI-Express核的公共接口信號 129
5.5.2 Xilinx PCI-Express核的事務發送接口信號 130
5.5.3 Xilinx PCI-Express核的事務接收接口信號 132
5.6 Xilinx PCI-Express核的其他接口信號 133
5.6.1 Xilinx PCI-Express核的物理層接口信號 133
5.6.2 Xilinx PCI-Express核的配置接口信號 136
5.6.3 Xilinx PCI-Express核的中斷接口信號 139
5.6.4 Xilinx PCI-Express核的差錯報告信號 140
5.6.5 Xilinx PCI-Express核的動態配置接口信號 141
5.7 Xilinx PCI-Express協議的TLP格式 142
5.7.1 TLP概況 142
5.7.2 TLP格式介紹 142
5.7.3 TLP類型和格式字段編碼字段介紹 143
5.7.4 Length字段與字節使能字段介紹 144
5.7.5 其他協議字段簡介 146
5.7.6 TLP包格式查詢表 146
5.8 本章小結 149
第6章 Xilinx PCI-Express核的生成與定制 150
6.1 Xilinx PCI-Express核的例化 150
6.1.1 集成核Endpoint結構概述 150
6.1.2 集成核Rootport結構概述 152
6.1.3 Xilinx PCI-Express核的生成 154
6.1.4 Xilinx PCI-Express核的仿真 156
6.1.5 Xilinx PCI-Express核的實現 157
6.1.6 Xilinx PCI-Express核的字典結構和內容 158
6.2 Xilinx PCI-Express核的自定義生成 163
6.2.1 Xilinx PCI-Express核的基本參數設置 164
6.2.2 Xilinx PCI-Express核的基地址寄存器 165
6.2.3 Xilinx PCI-Express核的配置寄存器設置 171
6.2.4 Xilinx PCI-Express核的高級設置 179
6.3 程控輸入/輸出示例設計 181
6.3.1 Xilinx PCI-Express核的PIO系統概述 181
6.3.2 Xilinx PCI-Express核的PIO 硬件 182
6.3.3 Xilinx PCI-Express核的PIO 應用 186
6.4 本章小結 191
第7章 Xilinx PCI-Express核事務層接口設計 193
7.1 事務層TLP格式簡介 193
7.1.1 TLP的字節序 193
7.1.2 TLP的相關說明 194
7.2 事務層TLP的傳送 195
7.2.1 TLP 傳送的基本操作流程 195
7.2.2 連續事務的發送 197
7.2.3 發射通路的源節制 198
7.2.4 發射通路的目標節制 198
7.2.5 發射通路的源中止 199
7.2.6 目的端事務忽略 200
7.2.7 發射通路上的錯誤標記 200
7.2.8 發射通路的流傳輸 201
7.2.9 附加 ECRC的事務 201
7.3 事務層TLP包的接收 201
7.3.1 TLP 接收的基本操作流程 201
7.3.2 接收通路的數據節制 203
7.3.3 連續事務的接收 204
7.3.4 接收通路的重排序 205
7.3.5 接收通路的EP和 TLP Digest字段使用 206
7.3.6 接收通路的基地址寄存器匹配 206
7.3.7 接收通路的Link-Down事件 207
7.4 本章小結 208
第8章 基于Xilinx PCI-Express核的應用設計 209
8.1 物理層控制和狀態接口設計 209
8.1.1 鏈路改變設計考慮 209
8.1.2 鏈路改變方式 210
8.2 配置空間信號設計 214
8.2.1 直接映射到配置接口的寄存器 214
8.2.2 設備控制和狀態寄存器定義 214
8.2.3 配置端口對其他寄存器的訪問 217
8.3 額外數據包處理的要求 218
8.4 用戶錯誤報告設計 219
8.4.1 錯誤類型介紹 219
8.4.2 錯誤類型分類 222
8.5 電源管理設計 223
8.5.1 電源管理模式分類 223
8.5.2 程控電源管理 223
8.6 中斷請求設計 225
8.6.1 傳統中斷模式 226
8.6.2 MSI中斷模式 227
8.6.3 MSI-X中斷模式 228
8.7 鏈接訓練及鏈路翻轉設計 228
8.7.1 鏈接訓練支持 228
8.7.2 鏈路翻轉支持 229
8.8 時鐘復位設計 229
8.8.1 復位分類 229
8.8.2 時鐘控制 230
8.9 動態配置設計 232
8.9.1 DRP接口的讀/寫 232
8.9.2 DRP接口的其他考量 233
8.9.3 DRP地址映射 233
8.10 核的約束設計 239
8.10.1 用戶約束文件的內容 239
8.10.2 移植需要的修改 240
8.11 本章小結 242
第9章 Virtex-6 GTX收發器的時鐘和電源設計 243
9.1 Virtex-6 GTX輸入時鐘結構和應用設計 243
9.1.1 輸入參考時鐘的內部結構 243
9.1.2 輸入參考時鐘的應用說明 244
9.1.3 GTX收發器的輸入時鐘接口信號和屬性 247
9.1.4 單個外部輸入參考時鐘的GTX使用模型 249
9.1.5 多個外部輸入參考時鐘的GTX使用模型 250
9.1.6 多個Quad交叉使用輸入參考時鐘模型 251
9.2 GTX的PLL鎖相環結構和功能描述 252
9.3 Virtex-6 GTX的回環測試模式 254
9.4 Viretex-6 GTX的單板設計指導 255
9.4.1 引腳描述和設計準則 255
9.4.2 終端電阻校準電路 256
9.4.3 未使用的GTX收發器管理 257
9.4.4 模擬電源的引腳連接 257
9.4.5 未使用的Quad引腳連接處理 259
9.4.6 Quad應用的優先級 260
9.5 參考時鐘設計概述 261
9.5.1 時鐘源選擇概述 261
9.5.2 參考時鐘接口連接方式 262
9.6 模擬電源電路設計 263
9.6.1 模擬電源設計概述 263
9.6.2 電源穩壓器選擇 263
9.7 本章小結 264
第10章 Xilinx IBERT調試工具應用詳解 266
10.1 Xilinx IBERT調試工具的功能簡介 266
10.2 Xilinx IBERT核的基本結構 267
10.3 Xilinx IBERT核的生成說明 268
10.4 Xilinx IBERT核生成實例 268
10.4.1 IBERT核的生成 268
10.4.2 基于IBERT的GTX掃描測試 274
10.5 本章小結 277
附錄A 278
參考文獻 283 |
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