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基于FSM和Verilog HDL的數字電路設計 ( 簡體 字) |
| 作者：皮德.明斯 | 類別：1. -> 電子工程 -> Verilog |
| 譯者： |
| 出版社：機械工業出版社 |  3dWoo書號： 44348
詢問書籍請說出此書號！【缺書】
NT售價： 600 元 |
| 出版日：6/1/2016 |
| 頁數：361 |
| 光碟數：0 |
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站長推薦：   |
| 印刷：黑白印刷 | 語系： ( 簡體 版 ) |
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| ISBN：9787111532927 |
| 作者序 | 譯者序 | 前言 | 內容簡介 | 目錄 | 序 |
| (簡體書上所述之下載連結耗時費功, 恕不適用在台灣, 若讀者需要請自行嘗試, 恕不保證) |
| 作者序： |
| 譯者序： |
| 前言： |
內容簡介：本書介紹了基于有限狀態機（FSM）的數字電路硬件設計，通過結合工程案例來展示FSM是如何融入其中的。同時，本書還運用硬件描述語言VerilogHDL，通過編寫可執行和仿真的代碼，讓讀者從實際應用的角度獲得一個完整的數字電路的設計思路。本書從設計方法，到編程語言，比較系統地介紹了數字電路的硬件設計，并結合實際案例進行詳細的剖析。讀者能夠從本書中學到完整的設計思路，并可以借鑒或整合到自己的方案中，極大地方便了相關高校學生與專業人士的學習和運用。 |
目錄：譯者序
原書前言
第1章有限狀態機和狀態圖以及數字電路和系統設計的基本概念1
1杄1概述1
1杄2學習資料1
1杄3小結18
第2章使用狀態圖控制外部硬件分系統20
2杄1概述20
2杄2學習資料20
2杄3小結33
第3章根據狀態圖綜合硬件電路35
3杄1關于FSM的綜合35
3杄2學習資料36
3杄3小結58
第4章同步FSM設計59
4杄1傳統狀態圖的綜合方法59
4杄2處理未使用的狀態61
4杄3信號高/低位指示系統63
4杄3杄1使用測試平臺測試FSM66
4杄4簡易波形發生器67
4杄4杄1采樣頻率和每種波形的采樣個數70
4杄5骰子游戲70
4杄5杄1骰子游戲系統公式72
4杄6二進制數據串行發送系統74
4杄6杄1圖4杄15移位寄存器里的RE計數單元77
4杄7串行異步接收系統79
4杄7杄1FSM公式82
4杄8加入奇偶校驗的串行接收系統82
4杄8杄1整合奇偶校驗83
4杄8杄2圖4杄26對應的D觸發器公式85
4杄9異步串行發送系統87
4杄9杄1異步串行發送系統公式89
4杄10看門狗電路90
4杄10杄1D觸發器公式92
4杄10杄2輸出公式92
4杄11小結94
第5章運用獨熱編碼技術設計FSM95
5杄1獨熱編碼簡介95
5杄2數據采集系統98
5杄3內存共享系統103
5杄4簡易波形發生器105
5杄4杄1工作原理106
5杄4杄2解決方案107
5杄4杄3D觸發器輸入端d對應的方程109
5杄4杄4輸出公式109
5杄5運用微處理器（微控制器）控制FSM109
5杄6存儲芯片測試系統113
5杄7獨熱編碼和第4章常規設計方法的對比116
5杄8動態存儲空間訪問控制系統117
5杄8杄1觸發器公式121
5杄8杄2輸出公式121
5杄9如何運用微處理器來控制DMA系統122
5杄10使用FSM檢測連續的二進制序列124
5杄11小結132
第6章Verilog HDL133
6杄1硬件描述語言背景介紹133
6杄2用Verilog HDL進行硬件建模：模塊135
6杄3模塊的嵌套：建立構架139
6杄4Verilog HDL仿真：一個完整的設計過程142
參考文獻149
第7章Verilog HDL體系150
7杄1內置基本單元和類150
7杄1杄1Verilog的類150
7杄1杄2Verilog邏輯值和數字值153
7杄1杄3如何賦值156
7杄1杄4Verilog HDL基本門電路157
7杄2操作符和描述語句159
7杄3Verilog HDL操作符運用案例：漢明碼編碼器172
7杄3杄1漢明碼編碼器的仿真173
參考文獻182
第8章運用Verilog HDL描述組合邏輯和時序邏輯183
8杄1描述數據流模式：回顧連續賦值語句183
8杄2描述行為模式：時序模塊184
8杄3時序語句模塊：阻塞和非阻塞189
8杄3杄1時序語句190
8杄4用時序模塊描述組合邏輯194
8杄5用時序模塊描述時序邏輯202
8杄6描述存儲芯片214
8杄7描述FSM223
8杄7杄1實例1：國際象棋比賽計時器227
8杄7杄2實例2：帶有自動落鎖功能的密碼鎖FSM234
參考文獻248
第9章異步FSM249
9杄1概述249
9杄2事件觸發邏輯的設計250
9杄3使用時序公式綜合事件FSM254
9杄3杄1捷徑法則256
9杄4在可編程邏輯器件里運用乘積求和公式的設計方法256
9杄4杄1去掉當前狀態和下一個狀態的標記：n和n+1257
9杄5運用事件觸發的方法設計帶有指示功能的單脈沖發生器FSM258
9杄6另一個事件觸發FSM的完整案例260
9杄6杄1重要說明260
9杄6杄2帶有電流監視器的電機控制系統260
9杄7用FSM控制懸停式割草機265
9杄7杄1系統描述和解決方案265
9杄8沒有輸入條件的狀態切換269
9杄9特例：微處理器地址空間響應270
9杄10運用米利（Mealy）型輸出271
9杄10杄1水箱水位控制系統的解決方案271
9杄11使用繼電器的電路274
9杄12事件觸發FSM里競爭冒險的條件277
9杄12杄1輸入信號之間的競爭277
9杄12杄2二次狀態變量之間的競爭278
9杄12杄3主要變量和二次變量之間的競爭278
9杄13用微處理器系統產生等待周期279
9杄14用異步FSM設計甩干系統281
9杄15使用兩路分支要注意的問題287
9杄16小結290
參考文獻290
第10章佩特里（Petri）網絡291
10杄1簡易佩特里網絡概述291
10杄2使用佩特里網絡設計簡單時序邏輯296
10杄3并行佩特里網絡297
10杄3杄1另一個并行佩特里網絡案例301
10杄4并行佩特里網絡里的同步傳輸302
10杄4杄1弧線的有效和失效302
10杄5用有效弧線和失效弧線同步兩個佩特里網絡304
10杄6共享資源的控制305
10杄7二進制數據的串行接收器307
10杄7杄1第一個佩特里網絡的公式311
10杄7杄2第一個佩特里網絡輸出公式311
10杄7杄3主佩特里網絡公式311
10杄7杄4主網絡輸出公式311
10杄7杄5移位寄存器312
10杄7杄6移位寄存器的公式312
10杄7杄74位計數器313
10杄7杄8數據鎖存器313
10杄8小結314
參考文獻314
附錄315
附錄A本書所使用的邏輯門和布爾代數315
A杄1本書涉及的基本邏輯門符號和布爾代數表達式315
A杄2異或門和同或門315
A杄3布爾代數法則316
A杄3杄1基本或法則317
A杄3杄2基本與法則317
A杄3杄3結合律和交換律318
A杄3杄4分配律318
A杄3杄5針對靜態邏輯1競爭冒險的輔助法則318
A杄3杄6統一法則318
A杄3杄7邏輯門里信號的延遲效應320
A杄3杄8De Morgan法則321
A杄4運用布爾代數的一些例子322
A杄4杄1將與門和或門轉換成與非門322
A杄4杄2將與門和或門轉換成或非門322
A杄4杄3邏輯相鄰定律322
A杄5小結323
附錄B計數器和移位寄存器電路設計方法323
B杄1同步二進制遞增或遞減計數器323
B杄2用T觸發器構建4位同步遞增計數器325
B杄3并行加載計數器：運用T觸發器328
B杄4在低成本PLD器件平臺上用D觸發器來構建并行加載計數器329
B杄5二進制遞增計數器：帶有并行輸入330
B杄6驅動計數器（包括FSM）的時鐘電路331
B杄7使用自由狀態設計計數器331
B杄8移位寄存器332
B杄9第4章里的異步接收器335
B杄9杄1異步接收器中用到的11位移位寄存器335
B杄9杄24位計數器338
B杄9杄3第4章異步接收模塊的系統仿真340
B杄10小結341
附錄C使用Verilog HDL仿真FSM342
C杄1概述342
C杄2單脈沖同步FSM設計：使用VerilogHDL仿真342
C杄2杄1系統概述342
C杄2杄2模塊框圖342
C杄2杄3狀態圖342
C杄2杄4狀態圖對應的公式342
C杄2杄5Verilog描述代碼343
C杄3測試平臺和其存在的目的346
C杄4使用SynaptiCAD公司的VeriLoggerExtreme仿真器349
C杄5小結352
附錄D運用Verilog行為模式構建FSM353
D杄1概述353
D杄2回顧帶有指示功能的單脈沖/多脈沖發生器FSM353
D杄35杄6節中存儲芯片測試系統358
D杄4小結361Copyright 𤃡 2008 by John Wiley & Sons
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