數字系統設計與Verilog HDL（第6版） ( 簡體 字) |
| 作者：王金明 | 類別：1. -> 電子工程 -> Verilog |
| 譯者： |
| 出版社：電子工業出版社 |  3dWoo書號： 45884
詢問書籍請說出此書號！【缺書】
NT售價： 250 元 |
| 出版日：10/1/2016 |
| 頁數：392 |
| 光碟數：0 |
|
站長推薦：   |
| 印刷：黑白印刷 | 語系： ( 簡體 版 ) |
| |
加入購物車  │加到我的最愛
(請先登入會員) |
| ISBN：9787121300974 |
| 作者序 | 譯者序 | 前言 | 內容簡介 | 目錄 | 序 |
| (簡體書上所述之下載連結耗時費功, 恕不適用在台灣, 若讀者需要請自行嘗試, 恕不保證) |
| 作者序： |
| 譯者序： |
前言：第6版前言
本書在第5版的基礎上主要做了如下修訂：
（1）將設計工具從Quartus II 9.0升級為Quartus Prime 16.0。從Quartus II 10.0開始，Quartus II軟件取消了自帶的波形仿真工具，轉而采用專業第三方仿真工具ModelSim進行仿真；Quartus II 13.1之后Quartus II只支持64位操作系統（Windows 7，8，10）；從Quartus II 15.1開始Quartus II開發工具改稱Quartus Prime；2016年5月Altera發布了Quartus Prime 16.0版本。Quartus Prime 16.0相比Quartus II 9.0，支持的器件更新，自帶的免費IP更多，編譯速度更快，支持System Verilog—2005和VHDL—2008，作為設計者我們應該積極地適應EDA設計工具的這種變化，并盡可能采用新版本。
（2）將實驗板從DE2、DE2—70升級為DE2—115。從Quartus II 13.1版本開始，Quartus II軟件已不再支持Cyclone I和Cyclone II器件（Cyclone I和Cyclone II業已停產），所以基于Cyclone II器件的DE2和DE2—70實驗板，用Quartus II 13.1版本后的Quartus II已不能下載。DE2—115實驗板基于Cyclone IV FPGA器件（EP4CE115F29），器件新，資源更豐富，同時，在外設和使用習慣等方面與DE2—70基本保持一致，所以本書將針對的實驗板改為DE2—115。
（3）更新了有關ModelSim仿真的內容。本書介紹了兩個版本的ModelSim的使用方法，一個是Altera的OEM版本ModelSim-Altera；同時在第11章中詳細介紹了ModelSim SE進行功能和時序仿真的過程，ModelSim SE的功能更強更全面一些。
（4）更新了部分有關FPGA器件結構的內容，使之盡量反映FPGA器件的發展。
（5）更新和修正了設計案例，將設計案例基于DE2—115實驗板重新做了修改和驗證。
由于FPGA芯片和EDA軟件的不斷更新換代，同時因作者時間和精力所限，本書雖經不斷改版和修正，仍不免有諸多疏漏和遺憾，一些案例也有繼續發揮和改進的空間，同時一些新的例程限于篇幅未能在書中得到反映。基于本教材的慕課（MOOC）教學資源建設正在實施中，建成后將會在華信教育網推出。本書與作者的另一拙作《數字系統設計與VHDL》（即將修訂改版）互為補充，前者以Verilog語言開發為主，后者則以VHDL語言的設計為重點。
感謝友晶科技的彭顯恩經理和尹作娟女士，鑫合欣的王婷女士在本書寫作過程中給予作者的大力支持；感謝美國威斯康星大學麥迪遜分校的Yu Hen Hu教授在作者訪學期間在學術上和教學上給予作者的無私幫助與支持；感謝本書責任編輯竇昊先生與作者多年的鼎力合作。
本書疏漏與錯誤之處，希望讀者和同行給予批評指正。
編著者
2016年8月于解放軍理工大學
第5版前言
本書在第4版的基礎上做了部分修訂，增加了實驗與設計的內容，使之更便于實踐教學。本書的主要內容包括FPGA/CPLD器件、EDA設計工具（包括Quartus II、Synplify Pro、ModelSim等）、Verilog硬件描述語言，以及一些典型的數字設計實例。書中的實例多數在Altera的DE2或DE2—70實驗板上做了實際驗證，并盡量給出程序綜合與仿真的結果，以便于對照。此外，對于EDA軟件工具、實驗平臺、設計案例均做了精心選擇，是作者認為目前較有典型性和代表性的方案。
本書的定位是作為EDA技術、FPGA開發或數字設計方面的教材。在編寫的過程中，遵循的是重視基礎、面向應用的原則，力圖在有限的篇幅內，將EDA技術與FPGA設計相關的知識簡明扼要、深入淺出地進行闡述，并融入作者在教學、科研中的實踐經驗。EDA技術是一門實踐性的課程，所以選擇一些具有趣味性的設計案例，有助于學生由淺入深快速地掌握設計語言，并通過實踐加深體會。另外，本書與作者的另一拙作《數字系統設計與VHDL》（電子工業出版社，2010年5月）互為補充，前者以Verilog語言開發為主，后者則以VHDL語言的設計為重點。
全書共13章。第1章對EDA技術做了綜述；第2章介紹FPGA/CPLD器件的結構與編程配置；第3章介紹Quartus II集成開發工具以及基于宏功能模塊的設計；第4章對Verilog程序設計進行初步介紹；在第5、6章中，系統介紹Verilog的語法、語句、任務與函數等內容；第7章討論Verilog設計的層次與風格；第8章是有關有限狀態機的內容；第9章列舉了一些典型電路的設計與實現；第10章討論設計優化的問題；第11章是Verilog仿真與驗證的內容；在第12章中就Verilog—2001、Verilog—2002標準對Verilog語言所做的擴展與增強做了較為全面的介紹；第13章是通信和信號處理等較為復雜的數字邏輯系統的設計舉例。另外，在附錄中除了給出Verilog HDL關鍵字和有關術語、縮略語之外，還對Altera的DE2和DE2—70實驗平臺做了介紹。
本書在撰寫的過程中力求準確、簡約，避免煩瑣，以期做到深入淺出。所有舉例均經過綜合工具或仿真工具的驗證。EDA技術是一門實踐性很強的技術，同時EDA技術的發展又非常迅速，要真正掌握數字設計技術，成為行家里手，需要設計者在實踐中不斷摸索與積累，逐步提高自己的實際能力與水平。本書雖經很大努力，但由于編著者水平所限，書中疏漏與錯誤之處在所難免，希望同行和廣大讀者給予批評指正。
編著者
2013年12月于解放軍理工大學 |
內容簡介：本書根據EDA課程教學要求，以提高數字設計能力為目的，系統闡述FPGA數字系統開發的相關知識，主要內容包括EDA技術概述、FPGA/CPLD器件、Verilog硬件描述語言等。全書以Quartus Prime、Synplify Pro軟件為平臺，以Verilog—1995和Verilog—2001語言標準為依據，以可綜合的設計為重點，通過大量經過驗證的數字設計實例，闡述數字系統設計的方法與技術，由淺入深地介紹Verilog工程開發的知識與技能。本書的特點是：著眼于實用，緊密聯系教學實際，實例豐富。全書深入淺出，概念清晰，語言流暢。 |
目錄：第1章 EDA技術概述 1
1.1 EDA技術及其發展 1
1.2 Top-down設計與IP核復用 4
1.2.1 Top-down設計 4
1.2.2 Bottom-up設計 5
1.2.3 IP復用技術與SoC 5
1.3 數字設計的流程 7
1.3.1 設計輸入 7
1.3.2 綜合 9
1.3.3 布局布線 9
1.3.4 仿真 10
1.3.5 編程配置 10
1.4 常用的EDA軟件工具 10
1.5 EDA技術的發展趨勢 14
習題1 15
第2章 FPGA/CPLD器件 16
2.1 PLD器件概述 16
2.1.1 PLD器件的發展歷程 16
2.1.2 PLD器件的分類 17
2.2 PLD的基本原理與結構 19
2.2.1 PLD器件的基本結構 19
2.2.2 PLD電路的表示方法 20
2.3 低密度PLD的原理與結構 21
2.4 CPLD的原理與結構 26
2.4.1 宏單元結構 26
2.4.2 典型CPLD的結構 27
2.5 FPGA的原理與結構 30
2.5.1 查找表結構 30
2.5.2 典型FPGA的結構 32
2.5.3 Cyclone IV器件結構 35
2.6 FPGA/CPLD的編程元件 38
2.7 邊界掃描測試技術 42
2.8 FPGA/CPLD的編程與配置 44
2.8.1 在系統可編程 44
2.8.2 FPGA器件的配置 45
2.8.3 Cyclone IV器件的編程 46
2.9 FPGA/CPLD器件概述 49
2.10 FPGA/CPLD的發展趨勢 52
習題2 53
第3章 Quartus Prime使用指南 54
3.1 Quartus Prime原理圖設計 55
3.1.1 半加器原理圖設計輸入 55
3.1.2 1位全加器設計輸入 60
3.1.3 1位全加器的編譯 61
3.1.4 1位全加器的仿真 63
3.1.5 1位全加器的下載 67
3.2 基于IP核的設計 71
3.2.1 模24方向可控計數器 71
3.2.2 4×4無符號數乘法器 78
3.3 SignalTap II的使用方法 84
3.4 Quartus Prime的優化設置與時序分析 88
習題3 93
實驗與設計 95
3-1 簡易數字鐘 95
3-2 m序列發生器 97
3-3 8位帶符號乘法器 97
3-4 用常量模塊實現補碼轉換幅度碼電路 101
第4章 Verilog設計初步 102
4.1 Verilog簡介 102
4.2 Verilog模塊的結構 103
4.3 Verilog基本組合電路設計 107
4.3.1 用Verilog設計基本組合電路 107
4.3.2 用Verilog設計加法器 107
4.4 Verilog基本時序電路設計 110
4.4.1 用Verilog設計觸發器 110
4.4.2 用Verilog設計計數器 111
習題4 113
實驗與設計 113
4-1 Synplify Pro綜合器的使用方法 113
4-2 Synplify綜合器的使用方法 117
第5章 Verilog語法與要素 119
5.1 Verilog語言要素 119
5.2 常量 120
5.2.1 整數（Integer） 120
5.2.2 實數（Real） 122
5.2.3 字符串（Strings） 122
5.3 數據類型 123
5.3.1 net型 123
5.3.2 variable型 124
5.4 參數 126
5.5 向量 128
5.6 運算符 130
習題5 134
實驗與設計 135
5-1 用altpll鎖相環宏模塊實現倍頻和分頻 135
第6章 Verilog行為語句 140
6.1 過程語句 140
6.1.1 always過程語句 141
6.1.2 initial過程語句 144
6.2 塊語句 145
6.2.1 串行塊begin-end 145
6.2.2 并行塊fork-join 146
6.3 賦值語句 147
6.3.1 持續賦值與過程賦值 147
6.3.2 阻塞賦值與非阻塞賦值 148
6.4 條件語句 149
6.4.1 if-else語句 150
6.4.2 case語句 151
6.5 循環語句 155
6.5.1 for語句 156
6.5.2 repeat、while、forever語句 157
6.6 編譯指示語句 159
6.7 任務與函數 160
6.7.1 任務（task） 160
6.7.2 函數（function） 162
6.8 順序執行與并發執行 166
習題6 167
實驗與設計 167
6-1 4×4矩陣鍵盤檢測電路 167
第7章 Verilog設計的層次與風格 170
7.1 Verilog設計的層次 170
7.2 門級結構描述 170
7.2.1 Verilog HDL內置門元件 171
7.2.2 門級結構描述 173
7.3 行為描述 174
7.4 數據流描述 175
7.5 不同描述風格的設計 176
7.5.1 半加器設計 176
7.5.2 1位全加器設計 177
7.5.3 4位加法器設計 179
7.6 多層次結構電路的設計 179
7.7 基本組合電路設計 182
7.7.1 門電路 182
7.7.2 編譯碼器 182
7.7.3 其他組合電路 184
7.8 基本時序電路設計 185
7.8.1 觸發器 185
7.8.2 鎖存器與寄存器 185
7.8.3 計數器與串并轉換器 187
7.8.4 簡易微處理器 188
7.9 三態邏輯設計 190
習題7 192
實驗與設計 192
7-1 數字表決器 192
7-2 FIFO緩存器設計 195
第8章 Verilog有限狀態機設計 199
8.1 有限狀態機 199
8.2 有限狀態機的Verilog描述 201
8.2.1 用三個過程描述 202
8.2.2 用兩個過程描述 203
8.2.3 單過程描述方式 205
8.3 狀 態 編 碼 207
8.3.1 常用的編碼方式 207
8.3.2 狀態編碼的定義 211
8.4 有限狀態機設計要點 213
8.4.1 復位和起始狀態的選擇 213
8.4.2 多余狀態的處理 213
習題8 215
實驗與設計 215
8-1 流水燈控制器 215
8-2 汽車尾燈控制器 217
8-3 狀態機A/D采樣控制電路 218
8-4 用狀態機實現字符液晶顯示控制 219
第9章 Verilog設計進階 226
9.1 加法器設計 226
9.1.1 級連加法器 226
9.1.2 數據流描述的加法器 227
9.1.3 超前進位加法器 228
9.1.4 流水線加法器 229
9.2 乘法器設計 230
9.2.1 并行乘法器 230
9.2.2 移位相加乘法器 232
9.2.3 布斯乘法器 234
9.2.4 查找表乘法器 237
9.3 奇數分頻與小數分頻 237
9.3.1 奇數分頻 237
9.3.2 半整數分頻與小數分頻 239
9.4 VGA圖像的顯示與控制 241
9.4.1 VGA圖像顯示原理與時序 241
9.4.2 VGA圖像顯示與控制的實現 244
9.5 點陣式液晶顯示控制 250
9.6 樂曲演奏電路 255
習題9 260
實驗與設計 262
9-1 數字跑表 262
9-2 實用多功能數字鐘 269
第10章 Verilog設計的優化 278
10.1 設計的可綜合性 278
10.2 流水線設計技術 280
10.3 資源共享 284
10.4 過程 286
10.5 阻塞賦值與非阻塞賦值 288
習題10 292
實驗與設計 292
10-1 小數分頻 292
10-2 如何在FPGA設計中消除毛刺 294
10-3 消抖動電路 297
第11章 Verilog Test Bench與仿真 298
11.1 系統任務與系統函數 298
11.2 用戶自定義元件 302
11.2.1 組合電路UDP元件 303
11.2.2 時序邏輯UDP元件 304
11.3 延時模型的表示 306
11.3.1 時間標尺定義`timescale 306
11.3.2 延時的表示與延時說明塊 307
11.4 Test Bench測試平臺 308
11.5 組合和時序電路的仿真 310
11.5.1 組合電路的仿真 310
11.5.2 時序電路的仿真 312
習題11 313
實驗與設計 314
11-1 用ModelSim SE仿真8位二進制加法器 314
11-2 用ModelSim SE仿真乘累加器 322
第12章 Verilog語言的發展 324
12.1 Verilog—2001語法結構 324
12.1.1 語法結構的擴展與增強 324
12.1.2 設計管理 330
12.1.3 系統任務和系統函數的擴展 332
12.1.4 VCD文件的擴展 335
12.2 Verilog—2002語法結構 336
12.2.1 硬件單元建模 337
12.2.2 屬性 340
12.2.3 編程語言接口 344
習題12 345
第13章 通信與信號處理設計實例 346
13.1 m序列發生器 346
13.1.1 m序列的原理與性質 346
13.1.2 m序列產生器設計 348
13.2 Gold碼 350
13.2.1 Gold碼的原理與性質 350
13.2.2 Gold碼產生器設計 351
13.3 CRC校驗碼 353
13.4 FSK解調 355
13.5 數字過零檢測與等精度頻率測量 358
13.5.1 數字過零檢測法 358
13.5.2 等精度頻率測量 359
13.6 QPSK調制器的FPGA實現 362
13.7 FIR數字濾波器 365
習題13 369
實驗與設計 369
13-1 信號音產生器 369
13-2 異步串行接口（UART） 376
附錄A Verilog HDL（IEEE Std 1364—1995）關鍵字 382
附錄B Verilog HDL（IEEE Std 1364—2001）關鍵字 383
附錄C DE2—115介紹 384
附錄D 有關術語與縮略語 386
參考文獻 391 |
| 序： |
