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詳細書籍分類

納米集成電路制造工藝（第2版）

( 簡體 字)
作者：張汝京 等類別：1. -> 電子工程 -> 電子電氣
譯者：
出版社：清華大學出版社納米集成電路制造工藝（第2版） 3dWoo書號： 45982
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【缺書】
NT售價： 445 元

出版日：1/1/2017
頁數：471
光碟數：0
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印刷：黑白印刷語系： ( 簡體 版 )
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ISBN：9787302452331
作者序　|　譯者序　|　前言　|　內容簡介　|　目錄　|　序
(簡體書上所述之下載連結耗時費功, 恕不適用在台灣, 若讀者需要請自行嘗試, 恕不保證)
作者序：

譯者序：

前言：


再版前言

在20世紀40年代，貝爾實驗室的科學先賢們發明了晶體管； 到了20世紀50年代，德州儀器公司和仙童公司的科技大師們分別發明并推展了集成電器的生產技術； 至20世紀60拟70年代，大規模生產半導體器件的技術在美國、歐洲及亞洲也蓬勃發展開來； 20世紀80年代拟迄今，超大型集成電路的設計和生產工藝繼續不斷以驚人的速度，幾乎按著“摩爾定律”不斷地加大半導體器件的集成度，而超大型芯片在“線寬”(CD)上也以倍數的形式進行著細微化。自2000年起集成電路的線寬也從“微米級”進入了“納米級”。2010年起我國先進的半導體生產工藝也從45nm延伸至28nm以及更小的線寬。超大規模集成電路的生產工藝，從“微米級”到“納米級”發生了許多根本的變化。甚至，從45nm縮小至28nm(以及更小的線寬)也必須使用許多新的生產觀念和技術。
清華大學的王志華教授于2010年就提議由國內熟悉這類工藝的學者、專家、工程師們共同編撰一本較為先進的半導體工藝教科書，同時也可以供半導體廠的工作人員作為參考資料之用，內容要包含45nm、32nm至28nm(或更細微化)的工藝技術。本人非常榮幸有機會來邀請國內該領域的部分學者、專家和工程師們共同編寫這本書。本書的初稿是用英文寫作的，國內學校的許多老師和半導體業界的先賢、朋友們希望我們能用中文發行這本書，好讓更多的研究所學生、工程師及科研同行更容易閱讀并使用本書。我們接著邀請清華大學的教授、老師們將全書翻譯成中文，同時也與各方聯系取得引用外部資料的許可，清華大學出版社的編輯也幫我們進行編輯加工。幾經審稿、改訂，本書的第一版歷時四年多終于完成編寫工作！
本書共分19章，涵蓋先進集成電路工藝的發展史，集成電路制造流程、介電薄膜、金屬化、光刻、刻蝕、表面清潔與濕法刻蝕、摻雜、化學機械平坦化、器件參數與工藝相關性，DFM(Design for Manufacturing)、集成電路檢測與分析、集成電路的可靠性、生產控制、良率提升、芯片測試與芯片封裝等項目和課題。我們在此要特別感謝每一章的作者，他們將所知道的最新技術和他們實際工作的經驗，盡力地在書中向我們科技界的朋友們一一闡述，也感謝他們為發展祖國的集成電路科技和協助提升同行朋友們的工藝水平做出的貢獻！
我們在此特別提名感謝各位作者。第1章半導體器件由肖德元、張汝京與陳昱升撰寫； 第2章集成電路制造工藝發展趨勢由盧炯平撰寫； 第3章CMOS邏輯電路及存儲器制造流程由季明華、梅紹寧、陳俊、霍宗亮、肖德元與張汝京撰寫； 第4章電介質薄膜沉積工藝由向陽輝、何有豐、荊學珍與周鳴撰寫； 第5章應力工程由盧炯平撰寫； 第6章金屬薄膜沉積工藝及金屬化由楊瑞鵬、何偉業與聶佳相撰寫； 第7章光刻技術由伍強、時雪龍、顧一鳴與劉慶煒撰寫； 第8章干法刻蝕由張海洋與劉勇撰寫； 第9章集成電路制造中的污染和清洗技術由劉煥新撰寫； 第10章超淺結技術由盧炯平撰寫； 第11章化學機械平坦化由陳楓、劉東升與蔣莉撰寫； 第12章器件參數和工藝相關性由陳昱升撰寫； 第13章可制造性設計由張立夫撰寫； 第14章半導體器件失效分析由郭志蓉與牛崇實撰寫；
第15章集成電路可靠性介紹由吳啟熙與郭強撰寫； 第16章集成電路測量由高強與陳寰撰寫；
第17章良率改善由范良孚撰寫； 第18章測試工程由林山本撰寫； 第19章芯片封裝由嚴大生等撰寫。若不是以上各位學者、專家和朋友們的撰寫、審稿和改正，全心全力的投入帶來寶貴的成果，這本書將無法完成！也感謝中芯國際集成電路有限公司提供的許多非常寶貴的協助！
半導體技術，特別是集成電路技術日新月異。本書自2014年6月出版發行，受到國內從事半導體產業的科技工作者、工程技術人員、高等院校研究生與教師的普遍歡迎，他們提出了許多有益意見與建議，希望本書能夠再版。借此機會向他們一并表示感謝！再版時我們加強了半導體器件方面內容，增加了先進的FinFET、3D NAND存儲器、CMOS圖像傳感器以及無結場效應晶體管器件與工藝等內容。
我們也要再次感謝清華大學的各位老師(王志華教授、李鐵夫、楊軼博士)和清華大學出版社自始至終的鼓勵、支持和鼎力相助，正是在他們的幫助下，這本書才能完成并展現在廣大讀者的面前！希望這本書能夠以實際資料來支持國內半導體產業的學者、專家、技術工作者和研究生們獨有的創新和發明，讓我們的半導體產業與日俱進，從制造到創造，再創華夏輝煌盛世！


張汝京敬上2016年10月于上海



內容簡介：

本書共19章，涵蓋先進集成電路工藝的發展史，集成電路制造流程、介電薄膜、金屬化、光刻、刻蝕、表面清潔與濕法刻蝕、摻雜、化學機械平坦化，器件參數與工藝相關性，DFM（Design for Manufacturing），集成電路檢測與分析、集成電路的可靠性，生產控制，良率提升，芯片測試與芯片封裝等內容。
再版時加強了半導體器件方面的內容，增加了先進的FinFET、3D NAND存儲器、CMOS圖像傳感器以及無結場效應晶體管器件與工藝等內容。
目錄：

第1章半導體器件

1．1N型半導體和P型半導體

1．2PN結二極管

1．2．1PN結自建電壓

1．2．2理想PN結二極管方程

1．3雙極型晶體管

1．4金屬拟氧化物拟半導體場效應晶體管

1．4．1線性模型

1．4．2非線性模型

1．4．3閾值電壓

1．4．4襯底偏置效應

1．4．5亞閾值電流

1．4．6亞閾值理想因子的推導

1．5CMOS器件面臨的挑戰

1．6結型場效應晶體管

1．7肖特基勢壘柵場效應晶體管

1．8高電子遷移率晶體管

1．9無結場效應晶體管

1．9．1圓柱體全包圍柵無結場效應晶體管突變耗盡層近似器件模型

1．9．2圓柱體全包圍柵無結場效應晶體管完整器件模型

1．9．3無結場效應晶體管器件制作

1．10量子阱場效應晶體管

1．11小結

參考文獻

第2章集成電路制造工藝發展趨勢

2.1引言

2.2橫向微縮所推動的工藝發展趨勢

2.2.1光刻技術

2.2.2溝槽填充技術

2.2.3互連層RC延遲的降低

2.3縱向微縮所推動的工藝發展趨勢

2.3.1等效柵氧厚度的微縮

2.3.2源漏工程

2.3.3自對準硅化物工藝

2.4彌補幾何微縮的等效擴充

2.4.1高k金屬柵

2.4.2載流子遷移率提高技術

2.5展望

參考文獻

第3章CMOS邏輯電路及存儲器制造流程

3.1邏輯技術及工藝流程

3.1.1引言

3.1.2CMOS工藝流程

3．1．3適用于高k柵介質和金屬柵的柵最后形成或置換金屬柵

CMOS工藝流程

3．1．4CMOS與鰭式MOSFET(FinFET)

3.2存儲器技術和制造工藝

3.2.1概述

3.2.2DRAM和eDRAM

3.2.3閃存

3.2.4FeRAM

3.2.5PCRAM

3.2.6RRAM

3.2.7MRAM

3.2.83DNAND

3．2．9CMOS圖像傳感器

3．3無結場效應晶體管器件結構與工藝

參考文獻

第4章電介質薄膜沉積工藝

4.1前言

4.2氧化膜/氮化膜工藝

4.3柵極電介質薄膜

4.3.1柵極氧化介電層拟氮氧化硅(SiOxNy)

4.3.2高k柵極介質

4.4半導體絕緣介質的填充

4.4.1高密度等離子體化學氣相沉積工藝

4.4.2O3拟TEOS的亞常壓化學氣相沉積工藝

4.5超低介電常數薄膜

4.5.1前言

4.5.2RCdelay對器件運算速度的影響

4.5.3k為2.7~3.0的低介電常數材料

4.5.4k為2.5的超低介電常數材料

4.5.5刻蝕停止層與銅阻擋層介電常數材料

參考文獻

第5章應力工程

5.1簡介

5.2源漏區嵌入技術

5.2.1嵌入式鍺硅工藝

5.2.2嵌入式碳硅工藝

5.3應力記憶技術

5.3.1SMT技術的分類

5.3.2SMT的工藝流程

5.3.3SMT氮化硅工藝介紹及其發展

5.4雙極應力刻蝕阻擋層

5.5應力效應提升技術

參考文獻

第6章金屬薄膜沉積工藝及金屬化

6.1金屬柵

6.1.1金屬柵極的使用

6.1.2金屬柵材料性能的要求

6.2自對準硅化物

6.2.1預清潔處理

6.2.2鎳鉑合金沉積

6.2.3蓋帽層TiN沉積

6.3接觸窗薄膜工藝

6.3.1前言

6.3.2主要的問題

6.3.3前處理工藝

6.3.4PVDTi

6.3.5TiN制程

6.3.6Wplug制程

6.4金屬互連

6.4.1前言

6.4.2預清潔工藝

6.4.3阻擋層

6.4.4種子層

6.4.5銅化學電鍍

6.4.6洗邊和退火

6.5小結

參考文獻

第7章光刻技術

7.1光刻技術簡介

7.1.1光刻技術發展歷史

7.1.2光刻的基本方法

7.1.3其他圖像傳遞方法

7.2光刻的系統參數

7.2.1波長、數值孔徑、像空間介質折射率

7.2.2光刻分辨率的表示

7.3光刻工藝流程

7.4光刻工藝窗口以及圖形完整性評價方法

7.4.1曝光能量寬裕度,歸一化圖像對數斜率(NILS)

7.4.2對焦深度(找平方法)

7.4.3掩膜版誤差因子

7.4.4線寬均勻性

7.4.5光刻膠形貌

7.4.6對準、套刻精度

7.4.7缺陷的檢測、分類、原理以及排除方法

7.5相干和部分相干成像

7.5.1光刻成像模型，調制傳遞函數

7.5.2點擴散函數

7.5.3偏振效應

7.5.4掩膜版三維尺寸效應

7.6光刻設備和材料

7.6.1光刻機原理介紹

7.6.2光學像差及其對光刻工藝窗口的影響

7.6.3光刻膠配制原理

7.6.4掩膜版制作介紹

7.7與分辨率相關工藝窗口增強方法

7.7.1離軸照明

7.7.2相移掩膜版

7.7.3亞衍射散射條

7.7.4光學鄰近效應修正

7.7.5二重圖形技術

7.7.6浸沒式光刻

7.7.7極紫外光刻

參考文獻

第8章干法刻蝕

8.1引言

8.1.1等離子刻蝕

8.1.2干法刻蝕機的發展

8.1.3干法刻蝕的度量

8.2干法刻蝕建模

8.2.1基本原理模擬

8.2.2經驗模型

8.3先進的干法刻蝕反應器

8.3.1泛林半導體

8.3.2東京電子

8.3.3應用材料

8.4干法刻蝕應用

8.4.1淺槽隔離(STI)刻蝕

8.4.2多晶硅柵刻蝕

8.4.3柵側墻刻蝕

8.4.4鎢接觸孔刻蝕

8.4.5銅通孔刻蝕

8.4.6電介質溝槽刻蝕

8.4.7鋁墊刻蝕

8.4.8灰化

8.4.9新近出現的刻蝕

8.5先進的刻蝕工藝控制

參考文獻

第9章集成電路制造中的污染和清洗技術

9.1IC制造過程中的污染源

9.2IC污染對器件的影響

9.3晶片的濕法處理概述

9.3.1晶片濕法處理的要求

9.3.2晶片濕法處理的機理

9.3.3晶片濕法處理的范圍

9.4晶片表面顆粒去除方法

9.4.1顆粒化學去除

9.4.2顆粒物理去除

9.5制程沉積膜前/后清洗

9.6制程光阻清洗

9.7晶片濕法刻蝕技術

9.7.1晶片濕法刻蝕過程原理

9.7.2硅濕法刻蝕

9.7.3氧化硅濕法刻蝕

9.7.4氮化硅濕法刻蝕

9.7.5金屬濕法刻蝕

9.8晶背/邊緣清洗和膜層去除

9.965nm和45nm以下濕法處理難點以及HKMG濕法應用

9.9.1柵極表面預處理

9.9.2疊層柵極:選擇性刻蝕和清洗

9.9.3臨時poly拟Si去除

9.10濕法清洗機臺及其沖洗和干燥技術

9.10.1單片旋轉噴淋清洗機

9.10.2批旋轉噴淋清洗機

9.10.3批浸泡式清洗機

9.11污染清洗中的測量與表征

9.11.1顆粒量測

9.11.2金屬離子檢測

9.11.3四探針厚度測量

9.11.4橢圓偏光厚度測量

9.11.5其他度量

參考文獻

第10章超淺結技術

10.1簡介

10.2離子注入

10.3快速熱處理工藝

參考文獻

第11章化學機械平坦化

11.1引言

11.2淺槽隔離拋光

11.2.1STICMP的要求和演化

11.2.2氧化鈰研磨液的特點

11.2.3固定研磨粒拋光工藝

11.3銅拋光

11.3.1CuCMP的過程和機理

11.3.2先進工藝對CuCMP的挑戰

11.3.3CuCMP產生的缺陷

11.4高k金屬柵拋光的挑戰

11.4.1CMP在高k金屬柵形成中的應用

11.4.2ILD0CMP的方法及使用的研磨液

11.4.3AlCMP的方法及使用的研磨液

11.5GST拋光(GSTCMP)

11.5.1GSTCMP的應用

11.5.2GSTCMP的挑戰

11.6小結

參考文獻

第12章器件參數和工藝相關性

12.1MOS電性參數

12.2柵極氧化層制程對MOS電性參數的影響

12.3柵極制程對MOS電性參數的影響

12.4超淺結對MOS電性參數的影響

12.5金屬硅化物對MOS電性參數的影響

12.6多重連導線

第13章可制造性設計

13.1介紹

13.2DFM技術和工作流程

13.2.1光刻DFM

13.2.2Metal拟1圖形的例子

13.3CMPDFM

13.4DFM展望

參考文獻

第14章半導體器件失效分析

14.1失效分析概論

14.1.1失效分析基本原則

14.1.2失效分析流程

14.2失效分析技術

14.2.1封裝器件的分析技術

14.2.2開封技術

14.2.3失效定位技術

14.2.4樣品制備技術

14.2.5微分析技術

14.2.6表面分析技術

14.3案例分析

參考文獻

第15章集成電路可靠性介紹

15.1熱載流子效應(HCI)

15.1.1HCI的機理

15.1.2HCI壽命模型

15.2負偏壓溫度不穩定性(NBTI)

15.2.1NBTI機理

15.2.2NBTI模型

15.3經時介電層擊穿(TDDB)

15.4電壓斜坡(V拟ramp)和電流斜坡(J拟ramp)測量技術

15.5氧化層擊穿壽命預測

15.6電遷移

15.7應力遷移

15.8集成電路可靠性面臨的挑戰

15.9結論

第16章集成電路測量

16.1測量系統分析

16.1.1準確性和精確性

16.1.2測量系統的分辨力

16.1.3穩定分析

16.1.4位置分析

16.1.5變異分析

16.1.6量值的溯源、校準和檢定

16.2原子力顯微鏡

16.2.1儀器結構

16.2.2工作模式

16.3掃描電子顯微鏡

16.4橢圓偏振光譜儀

16.5統計過程控制

16.5.1統計控制圖

16.5.2過程能力指數

16.5.3統計過程控制在集成電路生產中的應用

參考文獻

第17章良率改善

17.1良率改善介紹

17.1.1關于良率的基礎知識

17.1.2失效機制

17.1.3良率學習體系

17.2用于良率提高的分析方法

17.2.1基本圖表在良率分析中的應用

17.2.2常用的分析方法

17.2.3系統化的良率分析方法

第18章測試工程

18.1測試硬件和程序

18.1.1測試硬件

18.1.2測試程序

18.1.3缺陷、失效和故障

18.2儲存器測試

18.2.1儲存器測試流程

18.2.2測試圖形

18.2.3故障模型

18.2.4冗余設計與激光修復

18.2.5儲存器可測性設計

18.2.6老化與測試

18.3IDDQ測試

18.3.1IDDQ測試和失效分析

18.3.2IDDQ測試與可靠性

18.4數字邏輯測試

18.5可測性設計

18.5.1掃描測試

18.5.2內建自測試

參考文獻

第19章芯片封裝

19.1傳統的芯片封裝制造工藝

19.1.1減薄（BackGrind）

19.1.2貼膜（WaferMount）

19.1.3劃片（WaferSaw）

19.1.4貼片(DieAttach)

19.1.5銀膠烘焙(EpoxyCuring)

19.1.6打線鍵合(WireBond)

19.1.7塑封成型(壓模成型，Mold)

19.1.8塑封后烘焙（PostMoldCuring）

19.1.9除渣及電鍍（DeflashandPlating）

19.1.10電鍍后烘焙（PostPlatingBaking）

19.1.11切筋整腳成型（Trim/From）

19.2大電流的功率器件需用鋁線鍵合工藝取代金線鍵合工藝

19.3QFN的封裝與傳統封裝的不同點

19.4銅線鍵合工藝取代金線工藝

19.5立體封裝(3DPackage)形式簡介

19.5.1覆晶式封裝（Flip拟ChipBGA）

19.5.2堆疊式封裝（StackMulti拟chippackage）

19.5.3芯片覆晶式級封裝（WLCSP）

19.5.4芯片級堆疊式封裝（TSVpackage）

參考文獻

序：