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Vivado從此開始（進階篇） ( 簡體 字) |
| 作者：高亞軍 | 類別：1. -> 電子工程 -> FPGA |
| 譯者： |
| 出版社：電子工業出版社 |  3dWoo書號： 52200
詢問書籍請說出此書號！【缺書】
NT售價： 280 元 |
| 出版日：1/1/2020 |
| 頁數：224 |
| 光碟數：0 |
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站長推薦：  |
| 印刷：黑白印刷 | 語系： ( 簡體 版 ) |
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| ISBN：9787121373527 |
| 作者序 | 譯者序 | 前言 | 內容簡介 | 目錄 | 序 |
| (簡體書上所述之下載連結耗時費功, 恕不適用在台灣, 若讀者需要請自行嘗試, 恕不保證) |
| 作者序： |
| 譯者序： |
前言：Vivado自2012年面世至今已有7個年頭了。隨著不斷地升級，其功能越來越強大，操作界面越來越友好。目前（截至2019年3月1日），Vivado的最新版本為2018.3，即本書講述的版本。
本書力圖幫助讀者解決的第一個問題是深入了解新版本的特性。Vivado的每次版本升級，都會帶來一些功能上的變化，有些是細微的，有些是顯著的。例如，Vivado 2018.3版本中菜單欄的字體與之前的版本不同，所帶來的好處是顯示更清晰，去除了因字體不適帶來的模糊感；從Vivado 2018.1版本開始，增加了模塊化綜合技術，可進一步改善綜合質量；從Vivado 2017.1版本開始，在place_design命令中增加了選項?fanout_opt，使得Vivado在布局階段就可對高扇出網線進行優化，而在Vivado 2018.2版本中，該選項已被替換為?no_fanout_opt，意味著在布局階段會默認對高扇出網線進行優化，如果不期望進行此類優化，則可添加選項?no_fanout_opt進行設置；在Vivado 2018.3版本中，route_design中的選項?directive增加了一個新的值AggressiveExplore，使得工具在布線階段還可進行物理優化，并且實現了在布局中、布局后和布線中都可進行物理優化，對設計整體性能的改善和提升將大有裨益。
本書力圖幫助讀者解決的第二個問題是深入了解UltraFast設計方法學。UltraFast設計方法學并不是一個新概念，而是伴隨著Vivado一起面世的。隨著Vivado的升級，該方法學也在不斷完善，內容愈加豐富。這在UG949中有著明顯的體現。例如，針對SSI器件，UltraFast設計方法學指出了如何進行早期設計規劃，以便達到資源在每個SLR中比較均衡的配置；如何對跨die路徑進行處理，以避免因跨die路徑過多導致布線擁塞或跨die路徑時序違例；如何確保跨die路徑使用LAGUNA寄存器等。理解并應用這些新的方法可加速設計收斂。
雖然在Vivado的基礎知識掌握方面，很難通過一兩本書就讓讀者達到從入門到精通的效果，但一本好書應給讀者留有足夠多的思考空間，而不是像快餐一般，吃過之后沒有任何余味，希望本書能夠對讀者有所幫助。動手實踐是不可或缺的環節，若讀者可結合書中案例親自操作，相信一定會對所講內容有更深入的理解，或許會有意想不到的收獲。
需要說明的是，對于綜合階段用到的綜合屬性（Synthesis Attribute），以及實現階段用到的約束屬性（set_property命令包含的屬性），Vivado不區分大小寫。
如果您在閱讀過程中發現任何錯誤或有任何建議，請發送郵件。更多Vivado的相關內容，可通過關注微信公眾號“Lauren的FPGA”獲取。
高亞軍
2019年3月 |
內容簡介：全書共七章，力圖幫助讀者了解Vivado 2018版本的新特性，同時理解并掌握UltraFast設計方法學。UltraFast方法學是實踐經驗的總結，涉及板級規劃、設計流程、代碼風格、時序約束、時序收斂等方面。本書重點圍繞后三個方面進行闡述。此外，針對被越來越廣泛使用的SSI器件，本書也介紹了相應的設計指南，例如，如何在早期進行設計規劃、如何對跨die信號進行處理、如何使用LAGUNA寄存器、如何對基于SSI器件的設計進行分析等。除此之外，作者也根據實踐經驗總結了一些常用的技巧，盡可能地幫助讀者提高工作效率。 |
目錄：第1章 綜合階段 1
1.1 綜合設置分析 1
1.1.1 ?flatten_hierarchy 1
1.1.2 ?control_set_opt_threshold 2
1.1.3 ?no_lc 4
1.1.4 ?keep_equivalent_registers 4
1.1.5 ?resource_sharing 6
1.1.6 ?gated_clock_conversion 7
1.1.7 ?fanout_limit 9
1.1.8 ?shreg_min_size和?no_srlextract 10
1.1.9 ?fsm_extraction 13
1.2 綜合屬性分析 14
1.2.1 ASYNC_REG 14
1.2.2 MAX_FANOUT 16
1.2.3 SRL_STYLE和SHREG_EXTRACT 18
1.2.4 USE_DSP 21
1.2.5 RAM_STYLE和ROM_STYLE 23
1.2.6 EXTRACT_ENABLE和EXTRACT_RESET 24
1.2.7 MARK_DEBUG 26
1.3 模塊化綜合技術 27
1.3.1 模塊化綜合技術概述 27
1.3.2 模塊化綜合技術的應用場景 29
1.4 OOC綜合方式 30
第2章 實現階段 33
2.1 實現階段的子步驟 33
2.2 關于邏輯優化 33
2.2.1 基本優化 33
2.2.2 優化MUX 34
2.2.3 優化LUT 34
2.2.4 優化移位寄存器 35
2.2.5 優化進位鏈 36
2.2.6 優化控制集 37
2.2.7 優化扇出 38
2.3 關于布局 38
2.4 關于物理優化 39
2.4.1 基本優化 39
2.4.2 交互式物理優化 39
2.5 關于布線 41
2.5.1 優先對關鍵路徑布線 41
2.5.2 查看布線報告 42
2.6 關于增量實現 43
2.7 關于ECO 44
2.7.1 什么是ECO 44
2.7.2 ECO流程 45
2.7.3 ECO應用案例：替換ILA待測信號 46
第3章 高效設計 51
3.1 高效使用觸發器 51
3.1.1 同步復位與異步復位 51
3.1.2 觸發器的初始值 53
3.1.3 鎖存器 54
3.2 高效使用LUT 55
3.2.1 LUT用作邏輯函數發生器 55
3.2.2 LUT用作移位寄存器 59
3.2.3 LUT用作分布式RAM 61
3.3 高效使用Block RAM 63
3.3.1 Block RAM的基本結構 63
3.3.2 Block RAM的性能與功耗 65
3.4 高效使用UltraRAM 67
3.4.1 UltraRAM的基本結構 67
3.4.2 UltraRAM的讀寫操作方式 70
3.4.3 UltraRAM的實例化方式 70
3.5 高效使用DSP48E2 73
3.5.1 DSP48E2的基本結構 73
3.5.2 DSP48E2的性能與功耗 74
3.6 高效使用MMCM 76
3.6.1 MMCM的基本功能 76
3.6.2 MMCM的功耗與輸出時鐘的抖動 78
3.7 高效設計異步跨時鐘域電路 80
3.7.1 單bit異步跨時鐘域電路 80
3.7.2 多bit異步跨時鐘域電路 82
第4章 時序約束 83
4.1 管理約束 83
4.1.1 約束文件 83
4.1.2 4種時序路徑 85
4.1.3 4個步驟完成時序約束 85
4.2 時鐘周期約束 87
4.2.1 主時鐘周期約束 87
4.2.2 生成時鐘周期約束 89
4.2.3 對同一時鐘源添加多個時鐘周期約束 91
4.2.4 調整時鐘特性約束 93
4.3 I/O延遲約束 93
4.4 時序例外路徑約束 95
4.4.1 多周期路徑約束 95
4.4.2 偽路徑約束 99
4.4.3 最大/最小延遲約束 101
4.4.4 時序例外路徑約束的指導原則 102
4.5 使用create_generated_clock 103
4.6 使用set_clock_groups 105
4.7 調試約束 108
4.7.1 了解約束的優先級 108
4.7.2 了解約束文件的屬性和編譯順序 110
4.7.3 借助TCE調試約束 112
4.7.4 借助Tcl命令調試約束 113
4.8 案例分析 114
第5章 時序收斂 116
5.1 時序收斂的標準 116
5.1.1 檢查約束 116
5.1.2 檢查建立時間裕量 117
5.2 基線設計 117
5.3 分析時序違例 121
5.3.1 分析時序違例的可能原因 121
5.3.2 確定時序違例的根本原因 125
5.3.3 分析邏輯級數 128
5.3.4 分析數據路徑延遲 128
5.3.5 分析時鐘歪斜 129
5.4 解決時序違例 129
5.4.1 降低邏輯延遲 129
5.4.2 降低布線延遲 131
5.4.3 降低時鐘歪斜 134
5.4.4 降低時鐘不確定性 136
5.5 時序收斂技術 137
5.5.1 面向模塊的綜合技術 137
5.5.2 邏輯級數 138
5.5.3 控制集 138
5.5.4 高扇出網線 141
5.5.5 路徑優先級 142
5.5.6 保持時間違例 143
5.5.7 實現策略 144
5.5.8 多次迭代 145
5.5.9 過約束 145
5.5.10 增量編譯 146
5.5.11 手工布局 146
5.5.12 復用布局 147
第6章 SSI器件設計 148
6.1 SSI器件設計面臨的挑戰 148
6.2 SSI器件的基本結構 150
6.2.1 SLR架構 150
6.2.2 跨die資源 152
6.3 SSI器件的設計規劃 154
6.3.1 數據流 154
6.3.2 設計層次 155
6.3.3 跨die路徑 160
6.4 SSI器件的設計分析 163
6.4.1 資源分析 163
6.4.2 時序分析 165
第7章 應用技巧 168
7.1 界面操作 168
7.1.1 快捷鍵 168
7.1.2 Dashboard按鈕 173
7.1.3 各類報告 175
7.1.4 Schematic視圖 176
7.1.5 Device視圖 179
7.2 工程管理 181
7.2.1 揭秘DCP 181
7.2.2 復制工程 183
7.2.3 復制IP 185
7.3 資源利用率報告分析 185
7.3.1 Block RAM的利用率 185
7.3.2 LUT和LUTRAM的區別 186
7.3.3 LUT的個數 187
7.3.4 report_utilization命令的功能 190
7.4 時序報告分析 192
7.4.1 生成時序報告 192
7.4.2 閱讀時序報告 194
7.5 Tcl命令應用 197
7.5.1 report_high_fanout_nets 197
7.5.2 report_design_analysis 200
7.5.3 report_qor_suggestions 203
7.5.4 report_failfast 206
7.6 其他技巧 207
7.6.1 設置多線程 207
7.6.2 復用Block的位置信息 208
7.6.3 獲取Package Delay 209
7.6.4 快速生成IBIS模型 210
7.6.5 使用MAX_FANOUT 211
后記 213 |
| 序： |
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