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CMOS模擬集成電路版圖設計：基礎、方法與驗證 ( 簡體 字) |
| 作者：陳鋮穎 范軍 尹飛飛 王鑫 | 類別：1. -> 電子工程 -> 電子電氣 |
| 譯者： |
| 出版社：機械工業出版社 |  3dWoo書號： 55510
詢問書籍請說出此書號！【缺書】
NT售價： 545 元 |
| 出版日：11/1/2021 |
| 頁數：419 |
| 光碟數：0 |
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站長推薦：   |
| 印刷：黑白印刷 | 語系： ( 簡體 版 ) |
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| ISBN：9787111690962 |
| 作者序 | 譯者序 | 前言 | 內容簡介 | 目錄 | 序 |
| (簡體書上所述之下載連結耗時費功, 恕不適用在台灣, 若讀者需要請自行嘗試, 恕不保證) |
| 作者序： |
| 譯者序： |
| 前言： |
內容簡介：本書聚焦CMOS模擬集成電路版圖設計領域，從版圖的基本概念、設計方法和EDA工具入手，循序漸進地介紹了CMOS模擬集成電路版圖規劃、布局、設計到驗證的全流程。詳盡地介紹了目前主流使用的模擬集成電路版圖設計和驗證工具——Cadence Virtuoso 617與SIEMENS Calibre。同時展示了運算放大器、帶隙基準源、低壓差線性穩壓器、模/數轉換器等典型模擬集成電路版圖的設計實例,并對LVS驗證中的典型案例進行了歸納和總結。本書內容由淺入深，使讀者深刻了解CMOS模擬集成電路版圖設計和驗證的規則、流程和基本方法，對于進行CMOS模擬集成電路學習的本科生、研究生，以及這個領域的工程師，都會有一定的幫助。 |
目錄：第1章先進集成電路器件1
1.1概述1
1.2平面全耗盡絕緣襯底上硅
（FD-SOI）MOSFET4
1.2.1采用薄氧化埋層的原因5
1.2.2超薄體中的二維效應8
1.3FinFET11
1.3.1三柵以及雙柵FinFET12
1.3.2實際中的結構選擇19
1.4基于gm/ID的設計方法20
1.4.1模擬集成電路的層次化
設計20
1.4.2gm/ID設計方法所處的
地位21
1.4.3gm/ID設計方法的優勢22
1.4.4基于Vov的設計方法23
1.4.5gm/ID設計方法詳述27
1.4.6基于gm/ID的設計實例31
第2章CMOS模擬集成電路版圖
基礎33
2.1CMOS模擬集成電路設計
流程33
2.2CMOS模擬集成電路版圖
定義36
2.3CMOS模擬集成電路版圖設計
流程37
2.3.1版圖規劃38
2.3.2版圖設計實現39
2.3.3版圖驗證40
2.3.4版圖完成41
2.4版圖設計通用規則42
2.5版圖布局44
2.5.1對稱約束下的晶體管級
布局45
2.5.２版圖約束下的層次化
布局46
2.6版圖布線50
2.7CMOS模擬集成電路版圖匹配
設計54
2.7.1CMOS工藝失配機理54
2.7.2元器件版圖匹配設計
規則56
第3章Cadence Virtuoso 617版圖
設計工具59
3.1Cadence Virtuoso 617
界面介紹59
3.1.1Cadence Virtuoso 617 CIW
界面介紹60
3.1.2Cadence Virtuoso 617 Library
Manager界面介紹66
3.1.3Cadence Virtuoso 617 Library
Path Editor操作介紹85
3.1.4Cadence Virtuoso 617 Layout
Editor界面介紹96
3.2Virtuoso 基本操作124
3.2.1創建圓形124
3.2.2創建矩形125
3.2.3創建路徑126
3.2.4創建標識名127
3.2.5調用器件和陣列128
3.2.6創建接觸孔和通孔130
3.2.7創建環形圖形131
3.2.8移動命令132
3.2.9復制命令133
3.2.10拉伸命令134
3.2.11刪除命令135
3.2.12合并命令135
3.2.13改變層次關系命令136
3.2.14切割命令138
3.2.15旋轉命令139
3.2.16屬性命令140
3.2.17分離命令141
3.2.18改變形狀命令142
3.2.19版圖層擴縮命令143
第4章SIEMENS Calibre版圖
驗證工具145
4.1SIEMENS Calibre版圖驗證工具
簡介145
4.2SIEMENS Calibre版圖驗證工具
調用145
4.2.1采用Virtuoso Layout Editor
內嵌方式啟動146
4.2.2采用Calibre圖形界面
啟動147
4.2.3采用Calibre View查看器
啟動149
4.3SIEMENS Calibre DRC驗證151
4.3.1Calibre DRC驗證簡介151
4.3.2Calibre nmDRC界面
介紹153
4.3.3Calibre nmDRC驗證流程
舉例159
4.4SIEMENS Calibre nmLVS
驗證170
4.4.1Calibre nmLVS驗證簡介170
4.4.2Calibre nmLVS界面介紹170
4.4.3Calibre nmLVS驗證流程
舉例183
4.5SIEMENS Calibre寄生參數提取
(PEX)194
4.5.1Calibre PEX驗證簡介194
4.5.2Calibre PEX界面介紹194
4.5.3Calibre PEX流程舉例204
第5章Calibre驗證文件213
5.1Virtuoso Techfile214
5.1.1Virtuoso Techfile內容214
5.1.2修改示例215
5.2Virtuoso Layer Map217
5.2.1Virtuoso Layer Map內容217
5.2.2示例：Virtuoso Layer Map
修改方法218
5.3Virtuoso Symbol CDF218
5.3.1Virtuoso Symbol CDF
內容219
5.3.2示例：Virtuoso參數修改
方法219
5.4SVRF語言221
5.4.1SVRF基本符號使用222
5.4.2SVRF基本math function222
5.4.3SVRF基本格式222
5.4.4Layer Operations
運算輸出224
5.5DRC rule225
5.5.1DRC rule內容225
5.5.2DRC rule主要operation226
5.5.3DRC rule驗證方法227
5.5.4修改示例227
5.6LVS(PEX)規則230
5.6.1LVS rule內容230
5.6.2LVS rule器件定義231
5.6.3LVS rule驗證方法232
5.6.4示例：pdio18e2r LVS rule
添加方法232
第6章CMOS模擬集成電路版圖
設計與驗證流程234
6.1設計環境準備234
6.2單級跨導放大器電路的建立和
前仿真240
6.3跨導放大器版圖設計251
6.4跨導放大器版圖驗證與參數
提取262
6.5跨導放大器電路后仿真279
6.6輸入輸出單元環設計285
6.7主體電路版圖與輸入輸出單元環
的連接293
6.8導出GDSII文件298
第7章運算放大器的版圖
設計301
7.1運算放大器基礎301
7.2運算放大器的基本特性和
分類302
7.2.1運算放大器的基本特性302
7.2.2運算放大器的性能參數303
7.2.3運算放大器的分類307
7.3單級折疊共源共柵運算放大器的
版圖設計312
7.4兩級全差分密勒補償運算放大器
的版圖設計317
7.5電容—電壓轉換電路版圖
設計322
第8章帶隙基準源與低壓差線性
穩壓器的版圖設計329
8.1帶隙基準源的版圖設計329
8.1.1帶隙基準源基本原理329
8.1.2帶隙基準源版圖
設計實例335
8.2低壓差線性穩壓器的版圖
設計339
8.2.1低壓差線性穩壓器的基本
原理340
8.2.2低壓差線性穩壓器版圖
設計實例342
第9章模/數轉換器的版圖
設計347
9.1性能參數347
9.1.1靜態參數348
9.1.2動態特性351
9.1.3功耗指標353
9.1.4抖動353
9.2模/數轉換器的結構及版圖
設計354
9.2.1快閃型模/數轉換器
(Flash ADC)354
9.2.2快閃型模/數轉換器版圖
設計357
9.2.3流水線模/數轉換器基礎
(Pipelined ADC)363
9.2.4流水線模/數轉換器版圖
設計371
9.2.5逐次逼近模/數轉換器
（Successive Approximation
ADC)373
9.2.6逐次逼近模/數轉換器版圖
設計377
9.2.7Sigma-Delta模/數轉
換器381
9.2.8Sigma-Delta調制器版圖
設計398
第10章Calibre LVS常見錯誤
解析400
10.1LVS錯誤對話框（RVE對
話框）400
10.2誤連接408
10.3短路410
10.4斷路411
10.5違反工藝原理412
10.6漏標416
10.7元件參數錯誤417
參考文獻419 |
| 序： |
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