Cadence高速電路板設計與仿真（第7版）——信號與電源完整性分析 ( 簡體 字) |
| 作者：徐宏偉,周潤景,袁家樂 | 類別：1. -> 電子工程 -> 電路設計 -> Cadence |
| 譯者： |
| 出版社：電子工業出版社 |  3dWoo書號： 56392
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NT售價： 540 元 |
| 出版日：3/1/2024 |
| 頁數：392 |
| 光碟數：0 |
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| 印刷：黑白印刷 | 語系： ( 簡體 版 ) |
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| ISBN：9787121474453 |
| 作者序 | 譯者序 | 前言 | 內容簡介 | 目錄 | 序 |
| (簡體書上所述之下載連結耗時費功, 恕不適用在台灣, 若讀者需要請自行嘗試, 恕不保證) |
| 作者序： |
| 譯者序： |
前言： Allegro PCB產品是Cadence公司在PCB設計領域的旗艦產品，因其功能強大、易學易用，得到了廣大電子工程師的厚愛。
Allegro PCB產品涵蓋了完整的PCB設計流程，包括電路圖輸入、PCB編輯及布線、PCB板級系統電源完整性及信號完整性分析、PCB設計制造分析及PCB制造輸出等。
電子工程領域的PCB設計有難有易，Cadence公司為了適應不同的市場需求，分別提供如下幾個集成的、從前端到后端的Allegro PCB設計解決方案，幫助用戶應對不同的設計要求。
? Allegro OrCAD系列：滿足主流用戶PCB設計要求。
? Allegro L系列：適合對成本敏感的小規模到中等規模的團隊，同時具有隨著工藝復雜度增加而伸縮的靈活性。
? Allegro XL/GXL：滿足先進的高速、約束驅動的PCB設計要求，依托Allegro具有鮮明特點的約束管理器管理解決方案，能夠跨設計流程同步管理電氣約束。
面對日益復雜的高速PCB設計要求，Cadence公司的上述產品包提供一個集成的設計環境，能夠讓電子工程師從開始設計到布線持續解決高速電路設計問題，以提高電子工程師的設計效率。
Allegro PCB軟件功能強大，本書作者總結了多年的Allegro平臺工具教學和使用心得，通過《Cadence高速電路板設計與仿真（第7版）——原理圖與PCB設計》和《Cadence高速電路板設計與仿真（第7版）——信號與電源完整性分析》這兩本書來介紹Allegro PCB軟件，以滿足不同層級讀者的需要。這兩本書分別以PCB物理設計及PCB分析為出發點，圍繞Allegro PCB這個集成的設計環境，按照PCB最新的設計流程，講解利用Allegro PCB軟件實現高速電路設計的方法和技巧。
作為Cadence Allegro/OrCAD在中國的合作伙伴，我向各位讀者推薦此書作為學習Allegro/OrCAD的參考書。
北京迪浩永輝技術有限公司技術經理 王鵬
前 言
隨著現代科學技術的飛速發展，器件的集成度大規模提高，各類數字器件的信號沿也越來越陡，已經達到納秒（ns）級。如此高速的信號切換對系統設計者而言，必須考慮在低頻電路設計中所無須考慮的信號完整性（Signal Integrity）問題，如延時、串擾、反射及傳輸線之間的耦合等。同時，許多系統的工作頻率也很高，達到數百兆赫茲（MHz）甚至吉赫茲（GHz），以適應人們對于大量數據的處理需求，如圖像數據處理、音頻處理等。這就要求我們在電路設計中仔細研究所有可能影響信號完整性的因素和條件，并且在完成PCB設計前將發現的問題妥善解決，從而提高系統的工作性能，縮短系統的研發周期，減少系統的投入，增強產品的競爭力。從廣義上講，信號完整性問題主要包括延時、串擾、反射、同步開關噪聲（SSN）和電磁兼容性（EMC）等。
電源完整性（Power Integrity）是指系統供電電源在經過一定的傳輸網絡后，在指定器件端口處與該器件要求的工作電源的符合程度，它是目前高速嵌入式系統設計的主要問題之一。特別是最近10年來，隨著芯片內集成的晶體管數目的增加，器件所消耗的功率和電流增大，器件的供電電壓降低，使得電源完整性成為高速電路設計的瓶頸之一。同時，隨著系統的時鐘頻率越來越高、邊沿切換時間越來越短，同步開關噪聲或地彈噪聲通過電源分布網絡傳播，導致信號完整性、電源完整性及電磁兼容性問題越來越嚴重。
Cadence公司致力于全球電子設計技術創新，并在當今集成電路設計和電子產品設計領域發揮著重要的作用。采用Cadence軟件設計和驗證消費電子產品、網絡和通信設備，以及計算機系統中的尖端半導體器件、PCB等，已越來越成為業界的潮流。Cadence公司的電子設計自動化（Electronic Design Automation，EDA）產品涵蓋了電子設計的整個流程，包括系統級設計，功能驗證，IC綜合及布局布線，模擬、混合信號及射頻IC設計，全定制集成電路設計，IC物理驗證，PCB設計和硬件建模仿真等。同時，Cadence公司還提供詳細的技術支持，幫助客戶優化其設計流程；提供設計外包服務，協助客戶進入新的市場領域。如今，全球知名半導體與電子系統公司均將Cadence軟件作為其設計的標準工具軟件。目前，Cadence公司已經收購Sigrity公司，并且將Sigrity分析技術與Cadence Allegro和OrCAD設計工具高效組合，為業界帶來新一代的信號與電源協同分析設計和驗證工具。
基于以上認識，我們對本書各章節做了相應的安排。本書具有如下4個特點。
（1）時效性。本書結合了當今世界上高速電路板設計的最典型的研究實例，對最新版本Cadence高速電路板設計與仿真軟件（Cadence Allegro SPB 17.4）的常用功能進行了研究。
（2）理論與軟件操作相結合。將信號完整性及電源完整性理論分析研究與Cadence軟件的PCB SI中信號完整性工具（Allegro Sigrity SI）及電源完整性工具（Allegro Sigrity PI）相結合，對高速電路設計中存在的信號完整性和電源完整性問題進行了分析和研究，并提出了相應的解決方法。
（3）與設計實例相結合。本書結合了Altera公司的STRATIX GX開發板、DDR板卡與STRATIX GX開發板的互聯系統、PCI板卡等設計實例，對其中的信號完整性和電源完整性問題進行了分析，幫助讀者在掌握理論與軟件操作的同時，將其應用到實際設計中。
（4）系統性與獨立性。本書基本上涵蓋了高速電路板設計中信號完整性與電源完整性分析的基本問題，讀者既可以把本書作為教材來系統性地學習，也可以將其當作工具書來有針對性地閱讀其中的某一章或某幾章，因而本書適合不同層次、不同水平的讀者閱讀。
本書第7版和第6版的最大區別是，第6版所使用的軟件平臺是Cadence 17.2，而第7版所使用的軟件平臺是Cadence 17.4。Cadence 17.4在功能和性能上較Cadence 17.2有較大的改善，其中最主要的改變在于將Sigrity軟件的仿真分析功能嵌入Cadence軟件之中。本書第1章為基礎知識；第2章到第5章講解了Cadence17.4及Cadence 17.2所共有的功能；第6章到第9章增加了對信號完整性的部分新功能及如何建立AMI模型和仿真分析DDR4的講解；第10章到第13章對電源完整性功能進行詳細講解，且對第6版中一些操作方法進行完善。根據Cadence 17.4軟件特性對實例進行講解，方便用戶使用該軟件；第7版更注重高速電路板的設計與分析，增加了相應內容的基礎理論與軟件操作，同時第7版對第6版中的大部分PCB設計實例做了更新。
為了便于讀者閱讀、學習，本書提供所講實例的下載資源，讀者可以訪問華信教育資源網下載書中的范例資源。
本書的出版得到了Cadence公司中國代理商——北京迪浩永輝技術有限公司執行董事黃勝利、技術經理王鵬和電子工業出版社張劍的大力支持，同時很多讀者提出了寶貴的意見，在此一并表示感謝！
本書主要分為信號完整性分析與電源完整性分析兩大部分，每一部分又可分為基礎理論與軟件操作。本書共13章，其中第1章至第3章由徐宏偉編寫，第4章由姜杰編寫，第5章由李占強編寫，第6章和第7章由袁家樂編寫，其余章節由周潤景編寫；全書由周潤景統稿。另外，參加本書編寫的還有張紅敏和周敬。
由于Cadence公司的PCB工具性能非常強大，不可能通過一本書完成對其全部內容的詳盡介紹，加上時間與水平有限，書中難免存在不妥之處，歡迎廣大讀者批評指正。
編 著 者 |
內容簡介：隨著現代科學技術的飛速發展，器件的集成度大規模提高，各類數字器件的信號沿也越來越陡，已經達到納秒（ns）級。如此高速的信號切換對系統設計者而言，必須考慮在低頻電路設計中所無須考慮的信號完整性（Signal Integrity）問題，如延時、串擾、反射及傳輸線之間的耦合等。本書以Cadence Allegro SPB 17.4為基礎，以具體的高速PCB為范例，詳細講解了高速PCB設計知識、仿真前的準備工作、約束驅動布局、約束驅動布線、差分對設計、模型與拓撲、板級仿真、AMI生成器、仿真DDR4、集成直流電源解決方案、分析模型管理器和協同仿真、電源完整性優化設計、其他增強及AMM和PDC結合等內容。 |
目錄：第1章 高速PCB設計知識
1.1 學習目標
1.2 課程內容
1.3 高速PCB設計的基本概念
1.4 高速PCB設計前的準備工作
1.5 高速PCB布線
1.6 布線后信號完整性仿真
1.7 提高抗電磁干擾能力的措施
1.8 測試與比較
1.9 混合信號布局技術
1.10 過孔對信號傳輸的影響
1.11 一般布局規則
1.12 電源完整性理論基礎
1.13 本章思考題
第2章 仿真前的準備工作
2.1 學習目標
2.2 分析工具
2.3 IBIS模型
2.4 驗證IBIS模型
2.5 預布局
2.6 PCB設置
2.7 基本的PCB SI功能
2.8 本章思考題
第3章 約束驅動布局
3.1 學習目標
3.2 相關概念
3.3 信號的反射
3.4 串擾的分析
3.5 時序分析
3.6 分析工具
3.7 創建總線（Bus）
3.8 預布局拓撲提取和仿真
3.9 前仿真時序
3.10 模板應用和約束驅動布局
3.11 本章思考題
第4章 約束驅動布線
4.1 學習目標
4.2 手工布線
4.3 自動布線
4.4 本章思考題
第5章 差分對設計
5.1 學習目標
5.2 建立差分對
5.3 仿真前的準備工作
5.4 仿真差分對
5.5 差分對約束
5.6 差分對布線
5.7 后布線分析
5.8 本章思考題
第6章 模型與拓撲
6.1 學習目標
6.2 設置建模環境
6.3 調整飛線顯示與提取拓撲
6.4 本章思考題
第7章 板級仿真
7.1 學習目標
7.2 預布局
7.3 規劃線束
7.4 后布局
7.5 tabbed布線及背鉆
7.6 本章思考題
第8章 AMI生成器
8.1 學習目標
8.2 配置編譯器
8.3 Tx AMI模型
8.4 Rx AMI模型
8.5 本章思考題
第9章 仿真DDR4
9.1 學習目標
9.2 使用Generator提取模型
9.3 使用SystemSI提取模型
9.4 使用SystemSI對DDR4仿真
9.5 額外練習
9.6 本章思考題
第10章 集成直流電源解決方案
10.1 學習目標
10.2 直流電源的設計和分析
10.3 交互式運行直流分析
10.4 加載仿真結果報告和DRC標記
10.5 基于Batch模式運行PowerDC
10.6 去耦電容的約束設計和信息回注
10.7 Power Feasibility Editor中生成 PICSet
10.8 在約束管理器中分配PICSet
10.9 放置去耦電容
10.10 在OPI中電容的最優化分布和最優化分布數據輸出
10.11 在PI Base中去耦電容的放置和更新
10.12 本章思考題
第11章 分析模型管理器和協同仿真
11.1 學習目標
11.2 在PowerDC中使用DC Settings AMM
11.3 增量布局更新
11.4 封裝信息的協同提取
11.5 對于提取出的模型的協同仿真
11.6 本章思考題
第12章 電源完整性優化設計
12.1 學習目標
12.2 電容器回路電感
12.3 電源完整性引腳電感
12.4 去耦電容優化
12.5 電容器的電磁干擾優化
12.6 通過增加Dcaps來提高PDN的性能
12.7 本章思考題
第13章 其他增強及AMM和PDC結合
13.1 學習目標
13.2 電熱分析設置的增強
13.3 基于AMM的PDC Settings
13.4 本章思考題 |
| 序： |
