Cadence高速電路設計——Allegro Sigrity SI/PI/EMI設計指南 ( 簡體 字) |
| 作者：陳蘭兵 | 類別：1. -> 電子工程 -> 電路設計 -> Cadence |
| 譯者： |
| 出版社：電子工業出版社 |  3dWoo書號： 39454
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| 出版日：9/1/2014 |
| 頁數：492 |
| 光碟數：1 |
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| 印刷：黑白印刷 | 語系： ( 簡體 版 ) |
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| ISBN：9787121241147 |
| 作者序 | 譯者序 | 前言 | 內容簡介 | 目錄 | 序 |
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| 作者序： |
| 譯者序： |
前言：叢 書 序
隨著計算機、通信和消費類電子的發展，電子產品遍及了我們生活的方方面面，電子工
業在全球得到了長足的發展，電子工業的發展也帶動了電子設計自動化技術。電子設計自動化技術（EDA）是在電子CAD 技術基礎上發展起來的計算機軟件系統，是指以計算機為工作平臺，融合了應用電子技術、計算機技術、信息處理及智能化技術的最新成果，進行電子產品的自動設計。利用電子設計自動化工具，電子工程師可以從概念、算法、協議等開始設計電子系統，大量工作可以通過計算機完成，并可以將電子產品從系統設計、電路設計、性能分析到設計出IC 版圖、封裝或PCB 版圖的整個過程在計算機上自動處理完成。新的工藝決定了電子設計自動化工具的發展，同時，電子設計自動化工具也決定了電子設計的周期和設計的復雜度。好的設計工具可以幫助客戶節約大量的時間，幫助客戶減少產品成熟的周期。
對今天的電子設計來說，電子產品朝著小型化、綠色設計和更加時尚的方式在發展。
iPhone 4S、iPad、云計算、4G 等產品的出現，帶來了更多的技術挑戰。USB 3.0 的傳輸速率是4.8Gbps，USB 2.0 的傳輸速率是480Mbps，可見新技術發展之快是難以想象的，采用USB3.0 傳輸同樣大小的數據速度是USB 2.0 的10 倍。新產品、新技術的出現，帶動了電子工業的發展。隨著電子工業的發展，整個電子工業向小型化、低功耗、高性能的方向轉變，對電子自動化設計工具要求越來越高。如何培養電子工程師，能夠滿足電子設計各個環節的需要是當前電子設計領域的迫切任務。“電子自動設計化叢書”叢書，主要通過實例、設計的流程的介紹和Cadence EDA 工具的應用，來說明封裝和印刷電路板電子設計的整個過程，幫助讀者快速進入系統級封裝和PCB 設計領域。
本系列叢書的主要特點如下。
內容完整，體系性強。本系列叢書包括從封裝設計到原理圖設計、印刷電路板設計的
整個硬件開發流程，并包括信號完整性分析、企業硬件設計流程數據庫管理平臺的建
設，以及FPGA 的協同設計。
＆#1048698; 理論與實踐相結合。本系列叢書不僅包括實際工具的應用、設計案例和相關基礎理論
的論述，還結合實際的制造工藝要求、實際工程進行針對性的介紹。
邱善勤博士
推薦序一
由多個芯片組成的電子系統往往包含信號互連系統及電源互連系統。
對于低速電路的設計，芯片間信號的互連通常可看作沒有寄生參數的理想連接。隨著信號速度的提高，其主要表現為信號上升沿的減小及電平翻轉的加快，芯片間信號的互連逐漸不能再看作理想導線的連接，其對系統整體性能的影響也越來越重要。高速信號的互連系統呈傳輸線特性，設計時需考慮信號的延時、傳輸線特性阻抗、端口所接阻抗及反射、導體及介質的損耗等，尤其要注意信號的返回路徑，包括信號參考平面的不連續性及過孔電流的返回路徑等。布線時還應注意信號的走線、過孔與其他信號的間隔，以避免過大的電磁耦合。電源噪聲尤其是電源諧振所產生的噪聲會耦合到信號中，因此信號完整性要求良好的電源系統的設計。
電源互連系統提供芯片及器件的直流供電。電壓的幅值往往通過安裝于適當位置的傳感器來調整。布線工程師在布線時并不知道導體面及過孔通過多大的電流，需要在布線后通過軟件檢查電源互連系統各處的電流以避免局部電流過大。電源互連系統的交流特性通常由其阻抗特性所描述。電源互連系統的阻抗特性主要由導體疊層結構、導體平面間介質特性、過孔的位置及數量，以及去耦電容的特性、位置和數量來決定。如何確定電源互連系統的設計指標即阻抗特性，是設計實踐和軟件工具均未很好解決的課題。對于給定的芯片電流波動，可通過軟件計算出電源互連系統各處的電壓波動，從而驗證阻抗設計的合理性。電源互連系統需特別檢查及防止諧振，不同結構間的諧振如芯片與封裝之間的諧振，往往需要考慮改變封裝結構和增加芯片上的電容來消減。對于印制電路板級的諧振，軟件工具可有效地幫助設計者在合適的位置放置合適的電容來消除。
在過去的20年里，高速電路的發展對電路設計及軟件工具提出了很多要求。軟件設計及開發人員做出了很多創新，研制了很多軟件工具以滿足高速電路的設計要求。在軟件工具所采用的技術中，有些是從其他領域移植過來的，有些是從其他領域借鑒過來并做適當改變的，還有些是由自身領域開創出來的。由高速電路的信號及電源互連系統的分析軟件領域自身開創的主要技術如下。
多層電路板間電磁場模式分解及計算技術。該技術使得分析實用多層電路板（及封裝）成為可能。在過去的十多年中，該技術成為分析電路板電源完整性及信號與電源相互作用的主要手段。
電路與電磁場的時域聯合仿真求解技術。此技術使得電磁場分析工具不只是電磁模型的提取工具，更可對結構及與結構相連的任意電路直接進行時域仿真。
晶體管電路的行為模型，例如，IBIS模型及目前仍不斷出現的各種改進模型。此類模型使得系統級的信號完整性仿真得以普及。
S參數的等效電路模型。很多信號和電源互連系統均由S參數表示。此技術使得含有S參數的電路的時域仿真較易收斂。
串行線的快速仿真技術。串行線的性能往往由出錯率來衡量。通常的電路時域仿真技術無法滿足計算量的要求。串行線的快速仿真技術使得仿真百萬及以上的信號翻轉成為可能。該技術還有可能用于未來高速并行線的仿真。
這里沒有提及的創新技術還有很多。在可預見的未來，高速電路系統的信號和電源完整性分析仍然是個持續高速增長的領域，業界對軟件的開發會提出更多、更高的要求。我們相信會有更多、更好的軟件工具即將面世，以幫助廣大的設計人員推出更好的產品來美化和充實人類的未來。
本書結合實例對上述主要技術進行了闡述，是一本難得的關于高速電路設計的參考書。
方家元
2014年8月
推薦序二
高速電路是高速信號的物理載體，主要功能是產生、收發和處理高速脈沖信號。現在單信道的信號速度已達每秒幾十吉位，高速脈沖的頻譜已進入微波、毫米波波段，與之相應的高速電路的設計面臨許多新的問題，主要包括以下幾點。
對于低速電路，電路特性只取決于單元電路的開關特性和布線網連接后的邏輯特性，但隨著集成電路工作速度的提高，信號高頻部分的波長已與電路尺寸相當，信號在互連上傳輸時將產生時延、畸變、反射和串擾等電磁場微波效應，信號的完整性受到破壞，成為制約微電子技術發展的瓶頸之一。
在高速電路中由于在電子器件高速開關狀態下瞬態交變電流過大，在電流回路上存在寄生電感和損耗，以及諧振及邊緣效應，將會產生同步開關噪聲等電源完整性問題，使電路系統供電不穩定。
在高速情況下通過輻射產生電路系統中各個部分之間的電磁干擾（即電磁兼容問題），以及系統對外部環境（或相反）的電磁干擾（即電磁干擾問題）。
因上述問題，高速電路時鐘系統及總線系統的設計變得越來越困難。
芯片、封裝協同設計，以及電、熱、應力多物理特性協同設計問題。
微電子工藝越先進，電路工作速度越高，上述問題就越嚴重。在一些高速電路設計開發公司，超過三分之一的工程師都在進行信號/電源完整性和電磁兼容設計。在這樣的背景下，本書的出版非常及時、有用。該書由在高速電路設計工具開發領域的旗艦公司Cadence工作多年的陳蘭兵先生主編，由數十位富有高速電路設計研究或實踐經驗的學者、工程技術人員編著，其顯著特點是理論分析、商用軟件處理與設計實踐三者有機結合，對上述新問題產生的背景及解決方案都進行了精準闡述。該書對高速電路設計人員及相關專業的教師、學生將有很好的使用價值或參考意義，對提高我國高速電路的設計水平將發揮積極的作用。
毛軍發
2014年8月
前 言
隨著大數據時代的來臨和云計算的興起，“處理速度要求快，時效性要求高”是大數據區分于傳統數據最顯著的特征。如何實現高效傳輸，以及如何處理如此海量的數據，讓這頭笨重的大象舞動起來，這對人類的數據駕馭能力提出了新的挑戰，也迫使我們不斷努力來提高高速電路設計的能力。
高速電路設計是一門綜合學科，包括信號完整性與電源完整性設計、EMI/EMC設計，以及供電系統與熱設計等，涉及集成電路與封裝設計、硬件原理圖與PCB設計、結構設計及制造工藝和測試的每一個環節。回顧中國高速電路設計的歷史，從最初的簡單依賴經驗規則設計到嚴格的工程設計規范；從簡單的信號完整性仿真到SI/PI的協同仿真；從單板的高速電路設計到芯片/封裝/電路板及多板的協同系統設計；從第一塊1.25Gbps高速背板設計到現在的25Gbps/56Gbps系統設計；從Dr. Johnson的紅寶書和到處拜師學藝到IBIS中國峰會和DesignCon；從簡單的示波器阻抗測試到投資上千萬的專業高速實驗室；從最初購買EDA仿真工具獲取新技術到本地工具研發團隊的壯大，我們用了15年就趕上了世界同行在高速印制電路和封裝設計上的先進水平，無數同行為此付出了艱辛的努力。當然這一切離不開國內高速發展的宏觀背景和本土以通信行業為代表的迅速崛起。相信在國內大力發展集成電路產業的大環境下，國內高速集成電路設計的水平也會隨著本土的迫切需求成為一個關鍵環節而得到快速發展；同時隨著超高速電路的發展，高速電路設計的核心環節也將從印制電路板、封裝設計轉移到集成電路設計環節，這對我們這些同行是一次新的挑戰，也是趕上國際先進水平的又一個契機。
本書通過組織業內專家的編寫和經驗方法分享、實例剖析，并基于Cadence Allegro Sigrity最新發布的分析平臺，詳細介紹了以印制電路板設計為基礎的高速電路設計的各個環節，以及Sigrity所有相關工具的具體操作流程和步驟；同時介紹了芯片、封裝、印制電路板的協同系統設計方法；也涵蓋了當今主要的高速測試技術和測試方法。本書可用于一般電子工程師進行高速電路設計的啟蒙和提升，也可供廣大SI/PI/EMI設計工程師參考。在此特別對Cadence和參與此書編寫的同行專家的大力支持表示衷心的感謝！
陳蘭兵
2014年8月 |
內容簡介：（含CD光盤1張）本書主要介紹信號完整性、電源完整性和電磁兼容方面的基本理論和設計方法，并結合實例，詳細介紹了如何在Cadence Allegro Sigrity 仿真平臺完成相關仿真并分析結果。同時，在常見的數字信號高速電路設計方面，本書詳細介紹了同步系統、DDRx（源同步系統）和高速串行傳輸的特點，以及運用Cadence Allegro Sigrity 仿真平臺的分析流程及方法。本書還介紹了常用的信號完整性和電源完整性的相關測試手段及方法，簡要介紹了從芯片、封裝到電路板的系統級仿真設計方法。
本書特點是理論和實例相結合，并且基于Cadence Allegro Sigrity 的設計平臺，使讀者可以在軟件的實際操作過程中，理解各方面的高速電路設計理念，同時熟悉仿真工具和分析流程，發現相關的問題并運用類似的設計、仿真方法去解決。 |
目錄：第1 章 信號完整性基礎 1
1.1 信號完整性問題 2
1.1.1 什么是信號完整性 2
1.1.2 數字信號的時域和頻域 2
1.1.3 信號的質量 6
1.2 信號完整性分析的傳輸線理論 10
1.2.1 傳輸線的定義 10
1.2.2 傳輸線理論基礎與特征阻抗 11
1.2.3 無損耗傳輸線模型 12
1.2.4 有損耗傳輸線模型 13
1.2.5 微帶線和帶狀線 15
1.2.6 S 參數簡介 17
1.2.7 電磁場求解方法簡介 19
1.3 傳輸線分析 22
1.3.1 反射 22
1.3.2 碼間干擾 27
1.3.3 傳輸線與串擾 28
1.3.4 同步開關噪聲 34
1.4 信號質量控制 35
1.4.1 阻抗匹配 35
1.4.2 差分線阻抗和差分線阻抗匹配 39
1.4.3 走線拓撲 45
1.5 信號完整性分析所用器件模型簡介 48
1.6 信號完整性仿真分析 51
1.6.1 傳輸線阻抗與反射分析 52
1.6.2 匹配和傳輸線層疊結構 57
1.6.3 多負載菊花鏈 59
1.6.4 串擾 60
1.6.5 DDR3 信號質量問題及仿真解決案例 61
1.6.6 走線阻抗/耦合檢查 67
參考文獻 73
第2 章 電源完整性設計原理與仿真分析 74
2.1 電源完整性基本原理 74
2.1.1 電源噪聲形成機理及危害 75
2.1.2 電源分配系統構成部件 81
2.1.3 去耦電容特性 82
2.1.4 VRM 模塊 89
2.1.5 電源/地平面 92
2.1.6 PDN 的頻域分析 95
2.1.7 時域分析方法 100
2.1.8 直流壓降與通流問題 104
2.1.9 電熱混合仿真 108
2.2 電源分配網絡交流分析 112
2.2.1 板級電源完整性設計分析工具及案例 112
2.2.2 板級電源阻抗分析 115
2.2.3 平面諧振分析 121
2.2.4 利用SPEED2000 進行時域電源噪聲分析 124
2.3 電源分配網絡去耦電容優化 127
2.3.1 去耦電容的回路電感 127
2.3.2 優化方案示例——成本最低 129
2.3.3 早期去耦方案規劃 132
2.3.4 去耦方案What-if 分析 137
2.4 電源分配網絡直流分析 138
2.4.1 直流仿真分析 139
2.4.2 電熱混合仿真分析 145
2.5 用Allegro Sigrity PI Base 進行電源設計和分析 149
2.5.1 直流設計和分析 149
2.5.2 規則驅動的去耦電容設計方法 153
參考文獻 156
第3 章 高速時鐘同步系統設計 157
3.1 共同時鐘系統原理介紹 157
3.1.1 共同時鐘系統工作原理 157
3.1.2 時序參數 158
3.1.3 共同時鐘系統時序分析 163
3.2 用SigXplorer 進行共同時鐘系統時序仿真 166
3.2.1 飛行時間仿真分析 167
3.2.2 計算時序裕量 172
3.2.3 保持時間時序裕量分析 173
參考文獻 173
第4 章 高速DDRx 總線系統設計 174
4.1 高速DDRx 總線概述 174
4.1.1 DDRx 發展簡介 174
4.1.2 Bank、Rank 及內存模塊 176
4.1.3 接口邏輯電平 178
4.1.4 片上端接ODT 181
4.1.5 Slew Rate Derating 185
4.1.6 Write Leveling 187
4.1.7 DDR4 的VrefDQ Training 188
4.2 源同步時鐘、時序 188
4.2.1 什么是源同步時鐘 188
4.2.2 源同步時序計算方法 189
4.2.3 影響源同步時序的因素 194
4.3 DDRx 信號電源協同仿真和時序分析流程 196
4.3.1 DDRx 接口信號的時序關系 196
4.3.2 使用SystemSI 進行DDR3 信號仿真和時序分析實例 197
4.4 DDRx 系統常見問題案例分析 228
4.4.1 DDR3 拓撲結構規劃：Fly-by 拓撲還是T 拓撲 229
4.4.2 容性負載補償 231
4.4.3 Fly-by 的Stub 評估 235
參考文獻 238
第5 章 高速串行總線 239
5.1 常見高速串行總線標準一覽 239
5.1.1 芯片到芯片的互連通信 240
5.1.2 通用外設連接總線標準——USB 3.0 總線/接口 246
5.1.3 存儲媒介總線/接口 248
5.1.4 高清視頻傳輸總線 249
5.1.5 光纖、以太網高速串行總線 252
5.2 高速串行通道之技術分析 256
5.2.1 高速收發I/O口 257
5.2.2 均衡器及預加重/去加重 258
5.2.3 AMI 模型接口 263
5.2.4 碼型編碼及DC 平衡 263
5.2.5 判決指標：眼圖分析、誤碼率、浴盆曲線 265
5.3 通道傳輸指標分析 267
5.3.1 通道混模S 參數分離 268
5.3.2 通道沖擊響應 271
5.3.3 通道信噪比分析 272
5.3.4 通道儲能特性分析（碼間干擾ISI） 274
5.4 高速串行通道精細化建模 276
5.4.1 過孔建模 276
5.4.2 特殊角度走線 281
5.4.3 長度（相位）偏差控制 285
5.5 高速串行通道系統仿真案例 287
5.5.1 芯片封裝及PCB 板上信號模型提取 288
5.5.2 建立信號鏈路拓撲 295
5.5.3 時域通道分析 301
5.5.4 統計通道分析 303
5.6 高速串行通道系統設置調節 306
5.6.1 濾波電容效應 306
5.6.2 電源噪聲注入有無影響分析 307
5.6.3 電源噪聲強弱影響掃描分析 308
5.6.4 抖動和噪聲影響掃描分析 311
5.7 高速串行通道工程實例 312
參考資料 316
第6 章 電磁兼容設計原理和方法 317
6.1 EMC/EMI 概述 317
6.1.1 電磁兼容的基本概念 317
6.1.2 電磁兼容相關標準概要 323
6.1.3 接地設計原理 324
6.1.4 屏蔽設計原理 326
6.1.5 濾波設計原理 328
6.2 板級和系統級EMC 設計基本方法 330
6.2.1 板級EMC 設計的重要性 330
6.2.2 板級EMC 與SI/PI 的關系 330
6.2.3 板級EMC 控制的常用方法 330
6.2.4 系統級EMC 設計基本方法 333
6.2.5 EMC 仿真算法簡介 334
6.3 Cadence/Sigrity 仿真工具在EMI 分析中的應用 335
6.3.1 SI/PI/EMI 仿真分析工具介紹 335
6.3.2 Cadence 的EMI 仿真分析實例 336
6.3.3 SPEED2000 在EMI 仿真中的應用 338
6.3.4 PowerSI 在EMI 仿真中的應用 348
6.3.5 OptimizePI 在EMI 仿真中的應用 352
參考文獻 358
第7 章 信號完整性與電源完整性測試 359
7.1 10Gbps 以上數字系統中信號完整性測量綜述 359
7.1.1 背景 359
7.1.2 10Gbps 以上高速背板測量 362
7.1.3 10Gbps 以上SerDes 信號品質測量 364
7.1.4 工業標準總線測試 366
7.1.5 供電網絡的測量 367
7.1.6 時鐘測量 369
7.1.7 其他測試 369
7.1.8 小結 370
7.2 抖動測量 371
7.2.1 測量背景簡介 371
7.2.2 抖動的定義及抖動與相位噪聲、頻率噪聲的關系 371
7.2.3 周期抖動、周期間抖動和TIE 372
7.2.4 抖動成分的分解及各個抖動成分的特征及產生原因 373
7.2.5 使用浴盆曲線和雙狄拉克模型預估總體抖動 379
7.2.6 高級抖動溯源分析方法 379
7.2.7 抖動傳遞函數及其測量 381
7.2.8 50fs 級參考時鐘抖動的測量技術 382
7.2.9 抖動測量儀器總結 386
7.3 眼圖測量 386
7.3.1 眼圖概念 386
7.3.2 眼圖模板 388
7.3.3 眼圖測試對儀器的要求 389
7.3.4 眼圖測試中的時鐘恢復 390
7.3.5 眼圖參數的定義 391
7.3.6 有問題眼圖的調試 395
7.4 PCB 阻抗測量 397
7.4.1 PCB 阻抗測試方案及原理 397
7.4.2 TDR 測量儀器系統的校準 404
7.4.3 TDR 分辨率的概念 406
7.4.4 PCB 阻抗測量操作流程 407
7.4.5 TDR 測量儀器靜電防護 416
7.4.6 對TDR 測量的其他說明 419
7.5 電源完整性測量 422
7.5.1 電源完整性測量對象和測量內容 422
7.5.2 電源紋波和噪聲測量 422
7.5.3 PDN 輸出阻抗和傳輸阻抗測量 424
7.5.4 消除電纜屏蔽層環路誤差 425
7.5.5 校準過程和參考件 427
7.5.6 電路板系統級PDN 測量 428
7.5.7 小結 430
7.6 DDR 總線一致性測量 430
7.6.1 工業標準總線一致性測量概述 430
7.6.2 DDR 總線概覽 433
7.6.3 DDR 時鐘總線的一致性測試 433
7.6.4 DDR 地址、命令總線的一致性測試 435
7.6.5 DDR 數據總線的一致性測試 436
7.6.6 DDR 總線一致性測試對示波器帶寬的要求 439
7.6.7 自動化一致性測試 440
7.6.8 DDR 一致性測試探測和夾具 441
7.6.9 小結 441
7.7 參考文獻 441
第8 章 芯片級全流程仿真分析 444
8.1 芯片級全流程仿真的意義 444
8.2 芯片級系統仿真的要點 445
8.3 模型的準備 447
8.3.1 晶體管模型和IBIS模型 447
8.3.2 芯片金屬層模型 448
8.3.3 封裝模型 454
8.3.4 PCB 模型 458
8.4 并行總線和串行信道的仿真 458
8.4.1 并行總線仿真 458
8.4.2 信道仿真 460
8.5 芯片封裝PCB 的電源完整性 460
8.5.1 芯片-封裝-PCB 的直流壓降 463
8.5.2 芯片-封裝-PCB 的交流阻抗分析 466
8.6 芯片-封裝-PCB熱設計 466
參考文獻 475 |
| 序： |
