系統與芯片ESD防護的協同設計 ( 簡體 字) |
| 作者：作者：[美]弗拉迪斯拉夫·瓦什琴科(Vladislav Vashchenko) [比]米爾科·肖爾茨(Mirko Scholz) 著 | 類別：1. -> 程式設計 -> 綜合 |
| 譯者： |
| 出版社：機械工業出版社 |  3dWoo書號： 50702
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NT售價： 395 元 |
| 出版日：2/1/2019 |
| 頁數：253 |
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| 印刷：黑白印刷 | 語系： ( 簡體 版 ) |
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| ISBN：9787111619192 |
| 作者序 | 譯者序 | 前言 | 內容簡介 | 目錄 | 序 |
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| 作者序： |
| 譯者序： |
前言：本書的主題和目的
在過去的十年中，新的市場需求和新興技術的問世引發了系統和模擬集成電路設計的顯著的范式轉變。手持式和移動設備市場份額的快速增長、汽車電子產品的急劇增加、工業和醫療應用的實質性進步，為系統級靜電放電（ESD）應力的芯片級（片上）防護創造了新的契機。這種趨勢的擴展不僅僅局限于對ESD的規格說明，對系統級電磁兼容性（EMC）標準也是十分必要的。它可以包括浪涌防護、EMI兼容、過電壓保護（OVP），甚至增加了可以承受專用于除顫設備的更長的電脈沖或者雷擊的能力。
這種新趨勢與高端片上系統（SoC）和系統級封裝（SiP）集成相結合，數據率的大幅增長、電子系統的可移植性、更低的功耗以及更低的工作電壓，引發了密集的研究和設計活動。作為結果，對新測試方法開發需求的理解、對IC元器件和測試芯片上ESD IP的設計的系統級測試標準和程序的適應，已經顯著地改變了ESD開發的景觀和今天的整體研發投資。結果是，具有高電流能力的新的片上ESD防護器件和具有精確電性能的更先進的瞬態電壓抑制器（TVS）已經出現。
從本質上說，一種新的片上系統級防護ESD設計文化已經形成。它包括考慮到各種閂鎖和瞬態閂鎖場景的高電流能力器件的物理設計、印制電路板（PCB）和未來的系統設計，以及對不同器件、應力類型和架構之間的相關性的理解。作為一個終極目標，這項活動目前針對的是將系統與集成電路（IC）芯片整合起來進行協同設計的新方法。這種新的系統級ESD設計文化的創造，不僅得到了本書作者的認可，還得到了ESD、IC和系統設計領域權威專家越來越多的認可。然而，到目前為止，對芯片系統級設計的全面理解只是分散在多篇論文、教程、白皮書和IC產品應用說明中。
帶著這樣的主要目的，本書第一次嘗試通過組織、構建、簡化的方法，帶給讀者對系統級片上ESD設計文化主要方面的理解。作者盡最大努力以邏輯的和簡單的理解方式來追求這一嘗試，這不需要特定的前導知識，普適于廣大的受眾。
在這本書的編寫工作中，作者共同努力，將各自的研究和工業設計經驗以及在這一領域的積累，進行整合和歸納，以將理解帶入更深的級別。本書的材料組織方式是將片上系統級ESD設計的內容放入5章之內。它們從邏輯上分別聚焦于系統級片上設計原理的介紹、主要測試方法的呈現、片上ESD設計方案、閂鎖現象的考慮，最后給出了一個芯片與系統協同設計方法的概要。
盡管在書的各個章節中引用了許多原始的研究論文，但本書的總體目的并不是要對該領域最新的出版物或標準進行綜述。相反，作為作者的目標的挑戰任務是，在每個方面或設計階段，發現并引入解決方案、設計或方法背后的基本物理機理的邏輯重點。這樣做是為了使讀者能夠應用在閱讀本書材料時產生的深入的物理理解，以解決特定系統和芯片中的ESD設計問題。作者希望，用來解決未來系統級ESD設計問題所需要的創造和創新將能從本書中得到有力的支持。特別是，讀者將看到物理設計方法的優點，該方法由一種使用參數化的器件、電路和工藝的器件-電路混合模式的仿真所支持。
作者衷心希望這本書不僅能被專門的ESD設計實踐者，而且還能被廣大的IC芯片和系統設計師、應用工程師、產品工程師認為是有用的。
本書結構
這本書共5章。首先是引導性的第1章，為片上ESD設計定義主要的原理和方法；第2章聚焦在ESD測試標準和方法上；第3章為片上系統級的ESD防護，描述器件和電壓鉗位級的解決方案，它在第4章被擴展到解決芯片設計其余的方面、閂鎖和瞬態感應閂鎖；最后，第5章利用前面幾章的知識，構架出新的芯片-系統級協同設計的方法。
引導性的第1章對于理解接下來的章節材料是一個重要的指引。這一章建立了一個貫穿全書的術語系統，開始于對作為能量在兩個接觸物體之間傳輸的ESD事件的基礎理解，接著是片上ESD防護策略以及片上與片外ESD防護方法差異的描述。一個關于理解系統級ESD脈沖、標準和測試方法的更加詳細的說明，在第2章中做了進一步總結。第1章的內容闡述一個理念，即新時代電子學的需求在帶有集成系統級ESD防護器件的片上系統級設計和片外PCB設計中，都創造了一個重要的設計范式轉移。新的精準的硅TVS（瞬態電壓抑制器）解決方案提供了比一般在非常輕的容性負載下使用的聚合物或氧化鋅多層壓敏電阻更精確的電壓鉗位。第3章給出了一個關于硅TVS器件更加詳細的器件級的描述，而帶有硅TVS的片上和片外協同設計的內容在第5章中討論。通過特定系統級測試的一個重要方面不僅僅與脫電狀態相關，而且同樣與上電應力狀況相關。于是，那些引腳需要的防護比標準組件說明書上的CDM（充電器件模型）、MM（機器模型）和HBM（人體模型）的電流水平都要高一個數量級。第1章強調，系統ESD的“解決方案”不再是連接到系統端口的抑制器這個單一選擇。一個有效的解決方案需要應用設計方法學，它考慮電路板的布圖、抑制器的電特性和IC本身的ESD特性。在功能和可靠性上都具有挑戰性的產品設計過程中，那些需要考慮的很多方面都在這章中有所提及。需要創新的方法來應對解決方案復雜性的提升。
第1章的最后兩節介紹了兩個關鍵的仿真方法來支持ESD的物理設計，依賴于ESD的緊湊型模型和新的TCAD（半導體工藝技術的計算機輔助設計）方法，它基于參數化的混合模式分析并使用DECIMM工具。這一方法使得既帶有參數化工藝配置文件又帶有器件模型的混合模式的器件-電路自動分析成為可能。
在本書的主要術語和方向確定之后，第2章帶給大家的是關鍵測試方法物理機制方面的背景，以及它們在片上ESD系統級設計中每一個開發階段上的應用。重點在于理解板級的ESD電子槍的測試，然后是封裝和晶圓級的測試方法，以達到一個更有效率的片上設計手段。這一章的重點首先在于系統級的測試，像常用的IEC 61000-4-2和ISO 10605標準。這些內容后面，是關于人體金屬模型（HMM）測試關鍵方法的解釋，這是第一個系統級ESD應力的元器件級仿真。為了完整性，這一章還覆蓋了片上設計其他實際在用的測試方法，比如傳輸線脈沖（TLP）、ESD波形的獲取和分析，以及不同脈沖、器件類型和測試條件相關因素背后的物理基礎等內容。這一章呈現的測試方法被廣泛地用在了本書的其他章節。
第3章討論片上ESD防護解決方案和工藝技術方面的問題。這一章的目標是對考慮了系統需求的引腳防護所需的成功設計這一交叉學科主題的結構和邏輯的理解。這些主題包括ESD器件在擊穿狀態下、在注入和電導率調制狀態下的工作原理、鉗位器的布圖設計、工藝技術選擇、安全工作區（SOA）、標準器件的自防護能力，以及片上ESD網絡和內部模擬電路模塊之間的協同設計。于是，這一章挑戰了高級別的器件設計內容，專用于先進的系統級片上ESD防護器件和鉗位器件的設計原理。這里涵蓋的主要挑戰是高壓（HV）系統級ESD元胞設計，其專注于利用可以獲得的工藝技術特征為大電流性能獲得合適的獨立于脈沖式的寬度調整。這一章還討論了影響結構性能的非線性效應和產品布圖。非線性效應的原因可以是電流集聚、不平衡的版圖布圖、多叉指不均勻開啟或者在特定元胞中形成了一個“非故意的”漏電流通道。這一章基于一個對最終解決方案的實質性的物理實驗驗證和確定，DECIMM 工具[19-20]使得用TCAD對ESD器件、鉗位電路和外圍模擬電路模塊做混合模式分析這一新方法成為可能。作為這一章的總結，討論了與ESD解決方案設計和實現ESD防護窗口目標相關的工藝能力的關鍵問題。
在晶圓級封裝（或者微表面貼裝器件）的設計中，倒裝芯片鍵合塊被均勻地分布在整個有源布圖區域的頂部。在系統級ESD事件的大電流情況下，從模擬電路鉗位區域的注入會干擾許多相連的有源器件的工作。一個“潛在的”閂鎖電流通路能夠在內部電路元器件的版圖下很深的地方形成。因此，鉗位器的閂鎖隔離是一個很重要的設計內容。這些閂鎖現象作為前面章節內容的邏輯延續，在第4章中給出了總結。第4章的關鍵點是：一個系統級所需的經過驗證的獨立的ESD鉗位器的芯片級集成，這不是一個簡單的問題。在系統級ESD應力和正常工作情況下，都應充分考慮使用說明書和芯片的功能定義，以避免鉗位器與內部電路模塊的相互作用。在系統級ESD電流引起的高注入情況下，受電導率調制影響的寄生器件也會開啟。從這個角度來看，在上電情況下的系統級ESD事件在概念上能被視為與閂鎖現象相似。在這里，主要有三種代表了不同物理現象的閂鎖場景。首先，傳統的CMOS閂鎖，以大電流開啟由PMOS-NMOS反相器對形成的寄生SCR為代表，作為電流注入的結果，它以兩種子形式存在：一種是帶有內部注入的I/O緩沖器，另一種是帶有來自遠端注入的核心電路。其次，高壓N外延到N外延的閂鎖——在大電流狀態下寄生n-p-n結構開啟，是來自一個外延區電流注入的結果。對來自低邊外延區的電子注入和來自高邊外延區的空穴注入的理解，本章進行了解釋。最后，作為一種物理現象的組合，介紹了瞬態感應閂鎖，在此現象組合中作為短時電壓過應力的結果，ESD鉗位器被打開。于是，這一章涵蓋了許多重要的工業設計要考慮的內容，作為一個驗證過的獨立的ESD鉗位器片上集成的橋梁，在系統級ESD應力和正常工作模式下，均考慮了芯片的功能以及內部電路模塊的相互作用。后者在高度集成的帶有CAN（控制器區域網絡）收發器的智能功率IC的例子中進行了演示。
最后的第5章組合了前面幾章的工具與方法，為IC引腳和系統本身開發出有效的和耐用的ESD協同設計方法。所選方法組合了帶有測試板和晶圓級設置的瞬態器件特性以及器件和電路的仿真。仿真與晶圓級特性的組合使得在IC設計的早期階段，甚至在最后的系統遠未被設計及建造之前，系統級ESD防護方案的設計與驗證就成為可能。首先介紹了可用的片外ESD防護器件。接著是可用于ESD防護設計的仿真工具的學習。然后是器件與電路建模的方法與實例。仿真模型被用于兩個系統級的ESD設計方法：基于數據手冊的設計和協同設計。每一種方法所需要的投入都與其優缺點一起討論。通過幾個案例，提供了系統級IC引腳ESD防護結構設計的建議。這一章以介紹的設計方法的比較、測定和討論作為結束。仿真和瞬態器件特性是系統級IC引腳ESD防護方案分析和開發的基礎。需簡化ESD器件模型以減少建模的付出和大型防護網絡仿真的時間。混合模式的ESD仿真使得更高的精度或者在ESD應力下具有復雜行為的器件仿真成為可能。高精度的有限元模型（FEM）允許瞬態域的仿真和器件行為的提取。SPICE和緊湊模型可以加入到混合模式的仿真設置中以進行像電路一樣的仿真。所提出的仿真方法被應用到不同的案例研究中以分析和評估系統級ESD的設計概念。本章將帶有PCB上TVS組件的基于數據手冊的系統設計作為一種方法來介紹，該方法需要基于設計經驗或者IC供應商提出的更高的ESD防護級別需求。基于數據手冊的方法的應用導致了許多問題，要么是系統的過設計，要么是IC的高成本的ESD防護方案的過設計。在某些應用場合中，這一方法會產生額外的挑戰，即要同時設計出既有ESD魯棒性又能滿足功能需求的系統。作為結果，需要增加許多超出必要數量的片外元器件。
另一個方法是IC與系統協同設計的方法，它涉及器件脈沖特性的獲取。TLP測試與TLP I-V曲線用于給系統設計者提供片上和片外ESD防護的信息。本章的內容極大地依賴于案例學習，這些案例將TLP測試結果與瞬態仿真結合起來，用于識別在系統級ESD應力下片上和片外ESD防護器件的瞬態行為。通過增加從外部IC引腳獲得的大量的HMM特性數據，可以得到IC與系統級協同設計方法的一個重要擴展。這一信息被用來檢驗進入片上ESD防護系統的殘余電流是否沒有超過HMM的失效等級。結論是，由于CMOS工藝尺寸持續縮小、像3D晶體管（多柵FET、FINFET）這樣的新器件概念的問世以及像硅通孔線性結構這樣的新型后端工藝定義的2.5D和3D的集成機理的出現，協同設計對將來的封裝級系統和片上系統將會是一個始終存在的挑戰。
致謝
本書作者對過去二十年中，來自EOS/ESD（電過應力/靜電放電）協會、Industry and University Research Groups的同事的眾多討論和支持表示感謝。他們愿意認可來自Angstrom設計自動化公司的Andrei Shibkov博士的額外貢獻，特別是他用DECIMM所做的仿真支持和新特性的實現，使得這本書有了想要的組成內容，尤其是對閂鎖的自動化仿真（第4章）和對ESD器件的革命性加工能力指標的仿真研究（3.5節）。
本書兩位作者還特別欣賞Augusto Tazzoli博士，他致力于完成對整個手稿的詳細的高質量的綜述，并發表了許多有價值的評論和技術討論，極大地完善了本書的內容。
此外，作者Vladislav Vashchenko博士還感謝Yana Vashchenko在第3章、第4章材料編輯上的工作；也感謝作者本人在Maxim Integrated公司ESD領域的許多同事：Joseph Sheu、Todd Mitchell、Slavica Malobabic博士、Blerina Aliaj、Dimitrios Kontos、Ali Rezvani博士和博士生Yunfeng Xi（他們在與系統級ESD主題相關的項目工作中，有許多激勵性的討論，影響了這本書的內容）。作者還深深地感激在過去十年中，圍繞ESD主題與他進行過多次討論的同行：來自imec的Dimitri Linten博士和Geert Hellings博士，來自硅實驗室（Silicon Labs）的Misha Khazhinsky博士、Jeremy Smith和Anirudh Oberoi，來自加州大學伊利諾伊分校的Elyse Rosenbaum教授，來自QPX GmbH的Markus Mergens博士，來自Novorel的Vess Vassilev博士，來自法國國家系統分析與架構實驗室（LAAS）的David Tremouilles博士，來自英特爾公司的Harald Gossner博士和來自中佛羅里達大學的Juin Liou教授。
作者Mirko Scholz博士想要感謝他現在和以前在imec ESD團隊的同事，他們在日常的ESD工作中與他有著眾多的交流。特別是Shih-Hung Chen博士、Dimitri Linten博士、Steven Thijs博士、Geert Hellings博士、Roman Boschke和Alessio Griffoni博士。作者還想感謝許多來自imec不同部門和小組的同事的直接與間接的支持。他想要感謝國家半導體公司（現TI公司）的前ESD團隊，特別是Ann Concannon博士、Antonio Gallerano博士和David Lafonteese博士，與他們早年在各種元器件級和系統級ESD主題上有過合作。他還要感謝日本的HANWA公司參加了ESD測試設備的開發合作，使得許多新的和先進的ESD測試方法成為可能，這在本書中也得到了部分論述。他還想進一步感謝ESDA工作組過去和現在的成員在HMM測試方法上所做的工作（見5.6節）。最后，他還感謝比利時自由大學（Vrije Universitaet）電氣電子工程系的教職員工們，以及那些他早年的同事和合作研究者們。 |
內容簡介：本書全面講述了與系統級ESD防護相關的模擬集成電路和系統設計，聚焦于帶有嵌入式片上系統級防護的半導體集成電路（IC）器件以及IC與系統的協同設計兩個方面，從而減少或完全消除對印制電路板（PCB）上附加的、分立的器件的需求，同時又滿足系統級ESD防護的需要，以培養讀者為集成電路提供系統級ESD防護解決方案的能力。本書對從事開發片上系統（SoC）、系統級封裝（SiP）以及集成系統級ESD防護的業內人士是一本極具價值的參考書。
本書特點:
闡述IC級ESD測試方法
著重IC級ESD防護設計
兼顧IC與系統ESD防護協同設計
涉及ESD測試數值仿真 |
目錄：譯者序
前言
第1章 系統級ESD設計 1
1.1 認識ESD事件 1
1.1.1 IC和系統級ESD應力 1
1.1.2 IC元器件和系統ESD設計趨勢 2
1.2 片上ESD防護策略 4
1.2.1 基于軌的ESD防護網絡 7
1.2.2 局部鉗位網絡和兩級防護 9
1.2.3 多電壓域 14
1.3 片外ESD防護策略 15
1.3.1 高集成度的趨勢：SoC和SiP 15
1.3.2 ESD電壓抑制 16
1.3.3 電容和信號完整性 18
1.3.4 片外網絡的ESD抑制因素 20
1.4 基于ESD緊湊模型的防護網絡仿真 24
1.4.1 低壓器件的ESD緊湊模型 25
1.4.2 高壓器件的ESD緊湊模型 26
1.5 用混合模式電路仿真進行片上ESD設計 29
1.5.1 基于TCAD的工業級ESD開發流程 29
1.5.2 參數化器件和工藝的新方法 31
1.6 小結 36
第2章 系統級測試方法 37
2.1 板級測試方法 38
2.1.1 一般電氣設備的IEC 61000-4-2標準和測試方法 38
2.1.2 汽車標準 ISO 10605 46
2.1.3 IEC 61000-4-5浪涌標準 48
2.2 HMM測試 53
2.2.1 具有ESD槍的HMM裝置 54
2.2.2 50Ω的HMM裝置 55
2.3 傳輸線脈沖表征 56
2.3.1 TLP測試方法 56
2.3.2 極快TLP測試方法 60
2.4 ESD應力的瞬態波形表征 63
2.4.1 ESD 波形校準 64
2.4.2 HV電路的瞬態特性 69
2.4.3 晶圓級HMM 裝置的瞬態特性 71
2.5 HMM測試儀相關 72
2.5.1 測試裝置和器件表征 72
2.5.2 阻抗匹配和對失效水平的影響 77
2.6 小結 79
第3章 片上系統級ESD器件和鉗位 81
3.1 片上ESD設計的重要入門知識 81
3.1.1 局部鉗位和基于軌的防護網絡 81
3.1.2 半導體結構的電導率調制 84
3.1.3 集成工藝中ESD相關細節 87
3.1.4 ESD脈沖域的SOA和自防護 93
3.2 系統級防護的低壓ESD器件 95
3.2.1 非回滯解決方案 96
3.2.2 SCR和LVTSCR器件 98
3.2.3 高維持電壓SCR 103
3.2.4 低壓雙向器件 105
3.3 系統級防護的高壓ESD器件 108
3.3.1 高壓有源鉗位 109
3.3.2 LDMOS-SCR器件 110
3.3.3 高維持電壓HV器件：雪崩二極管 114
3.3.4 橫向PNP ESD器件 121
3.3.5 HV雙向器件 124
3.4 ESD單元設計原理 126
3.4.1 不受歡迎的多叉指開啟效應 127
3.4.2 多晶硅鎮流克服多叉指開啟效應 132
3.4.3 通過適當的單元布圖工程克服多叉指不均勻開啟效應 135
3.4.4 金屬化限制及優化 136
3.5 ESD 器件工藝能力指數 139
3.5.1 對器件工藝能力指數的認識 139
3.5.2 雪崩二極管擊穿的Cpk仿真 143
3.5.3 NLDMOS-SCR鉗位的Cpk分析 148
3.6 總結 152
第4章 系統級應力下的閂鎖 155
4.1 常規的I/O閂鎖和核心電路閂鎖 156
4.1.1 閂鎖仿真結構 156
4.2 高壓閂鎖 163
4.2.1 n外延-n外延閂鎖 163
4.2.2 有源保護環隔離和實驗對比 170
4.2.3 高壓閂鎖抑制規則 174
4.3 TLU 174
4.3.1 TLU閂鎖測試 175
4.3.2 電源軌中開關引腳的TLU 176
4.3.3 TLU，基于獨立ESD器件的簡單網絡 179
4.3.4 TLU，片上和片外防護網絡的影響 181
4.4 應用案例 184
4.4.1 LIN和CAN收發機 185
4.4.2 CAN收發機案例研究 188
4.5 總結 191
第5章 IC與系統的ESD協同設計 193
5.1 采用硅基TVS元器件進行片外ESD防護 193
5.1.1 硅基TVS器件結構 194
5.1.2 硅基TVS器件特性 196
5.2 系統級ESD設計建模和仿真 198
5.2.1 ESD測試模型 198
5.2.2 ESD器件的行為模型 198
5.2.3 TVS二極管模型 200
5.2.4 板級無源元器件建模 201
5.2.5 混合模式仿真 203
5.3 基于數據手冊的系統級ESD防護設計 204
5.4 IC與系統的ESD協同設計概念 206
5.4.1 基于TLP數據的協同設計方法 207
5.4.2 基于HMM測試的IC與系統協同設計 209
5.4.3 基于TLP和HMM測試的協同設計流程 215
5.5 系統感知片上ESD防護設計 216
5.5.1 案例研究的實驗設置 216
5.5.2 給外部IC引腳選擇合適的ESD鉗位器件 216
5.5.3 基于先進CMOS工藝的協同設計 222
5.5.4 元器件級ESD設計準則 225
5.6 系統級ESD協同設計方法的比較 229
5.6.1 基于數據手冊的設計 230
5.6.2 基于TLP特性的設計 236
5.6.3 基于HMM測試的設計優化 238
5.6.4 設計基準和比較 239
5.7 總結 241
5.8 展望 24
參考文獻 245
縮略詞表 252 |
| 序： |
